KR20050061123A - Ｄｄｒ ｓｄｒａｍ 콘트롤러의 데이터 제어회로 - Google Patents

Ｄｄｒ ｓｄｒａｍ 콘트롤러의 데이터 제어회로 Download PDF

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Abstract

본 발명은 DDR SDRAM 콘트롤러의 데이터 제어회로에 관하여 개시한다. 본 발명에 의한 DDR SDRAM 콘트롤러의 데이터 제어회로는 DDR SDRAM 데이터의 클럭의 상승 에지(rising edge)가 유효 데이터의 중앙부에 위치하는 내부 데이터 스트로브 신호(DQS_IN)를 생성하여 출력하는 내부 데이터 스트로브 신호 생성회로, 내부 데이터 스트로브 신호 생성회로에서 생성된 내부 데이터 스트로브 신호(DQS_IN)를 클럭 입력으로 하여 캡쳐된 데이터를 이븐 데이터(even data)와 오드 데이터(odd data)로 구분하여 시스템 버스에 전송하는 리드 데이터 제어회로 및 내부 데이터 스트로브 신호 생성회로로부터 입력받은 내부 데이터 스트로브 신호(DQS_IN)를 DDR SDRAM 디바이스에 데이터 스트로브 신호(DQS)로 전송하는 라이트 데이터 제어회로를 포함하는 것을 특징으로 한다. 본 발명에 의하면 능동적으로 제어가능한 내부 데이터 스트로브 신호를 생성함으로써 DDR SDRAM 데이터의 리드 및 라이트 동작을 안정적으로 보장할 수 있다.

Description

ＤＤＲ ＳＤＲＡＭ 콘트롤러의 데이터 제어회로{Data control circuit in the Double Data Rate Synchronous DRAM Controller}
본 발명은 DDR SDRAM(Double Data Rate Synchronous DRAM) 콘트롤러의 데이터 제어회로에 관한 것으로, 특히 DDR SDRAM과 DDR SDRAM 콘트롤러간의 데이터 송수신시 데이터 스트로브 신호(Data Strobe Signal)를 능동적으로 제어하여 안정적인 데이터 리드(Read) 및 라이트(Write) 동작을 수행하기 위한 DDR SDRAM 콘트롤러의 데이터 제어회로에 관한 것이다.
잘 알려진 바와 같이, DRAM의 데이터 액세스를 SRAM 만큼 고속화하고, 높은 클럭 주파수에 의한 높은 데이터 대역폭을 얻기 위하여, 싱크로너스 DRAM(SDRAM)이 발안(發案)되었다.
통상의 SDRAM은 클럭의 상승 에지(rising edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 상승 에지 및 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있다.
한편, DDR SDRAM에 입력 및 출력되는 데이터 신호의 윈도우(Window)는 종래의 SDRAM에 입력/출력되는 데이터 신호의 윈도우와 비교하면 작기 때문에, 입력 및 출력 데이터 신호를 페치(fetch)해주는 데이터 스트로브 신호(DQS)가 필요하다. 그래서, DDR SDRAM은 데이터 스트로브 신호(DQS)가 입력되는 별도의 외부 핀이 추가된다.
이하에서는 DDR SDRAM의 기본적인 리드 및 라이트 동작에 대해 살펴본다.
도 1은 DDR SDRAM의 기본적인 라이트 동작을 설명하기 위한 타이밍도이다. 라이트 동작은 DDR SDRAM 콘트롤러를 포함하는 칩에서 DDR SDRAM 디바이스로 데이터 스트로브 신호(DQS) 및 데이터(DQ)를 전송하며, 이 때 데이터 스트로브 신호(DQS)의 상승 및 하강 에지는 데이터(DQ)의 중앙부에 정렬(align)되어 전송되어야 한다. 따라서, DDR SDRAM 콘트롤러의 라이트 제어회로와 데이터 스트로브 신호 제어회로에서는 데이터(DQ)의 중앙에 정렬된 신호를 생성한 후, 이 신호를 데이터 스트로브 신호(DQS)로 전송하여야 한다.
도 2는 DDR SDRAM의 기본적인 리드 동작을 설명하기 위한 타이밍도이다. 리드 동작은 DDR SDRAM 디바이스에서 데이터 스트로브 신호(DQS) 및 데이터(DQ)가 출력되어 DDR SDRAM 콘트롤러가 포함되어 있는 칩(chip)으로 전송되며, 이 때 데이터 (DQ)는 데이터 스트로브 신호(DQS)의 상승 및 하강 엣지에 얼라인되어 전송된다.
DDR SDRAM 콘트롤러의 데이터 제어부에서는 데이터 스트로브 신호(DQS)를 플립플롭의 클럭 입력으로 하여 DDR SDRAM의 데이터를 캡쳐(Capture)하게 된다. 이 때, 콘트롤러의 리드 데이터 제어 회로에서는 리드 데이터의 셋업 타임(setup time)과 홀드 타임(hold time) 규정을 고려하여 데이터 스트로브 신호를 지연시켜 사용하여야 한다. 지연시간(tDelay)은 데이터 스트로브 신호의 엣지가 데이터의 중앙에 얼라인되는 만큼 지연시키는 것이 셋업 타임과 홀드 타임 규정을 고려할 때 가장 이상적이다.
데이터 스트로브 신호를 지연시키는 종래의 방식으로는 데이터 스트로브 신호(DQS)를 고정된 지연시간을 갖는 버퍼(buffer)를 통과하도록 하거나, 시스템 클럭을 위상 이동시킨 신호를 데이터 스트로브 신호(DQS)로 사용하는 방식이 있다.
이 경우, DDR SDRAM 콘트롤러와 DDR SDRAM 사이의 배선길이를 일정하게 하는 등의 방법으로 데이터(DQ)와 데이터 스트로브 신호(DQS)의 지연시간을 일치시킨다 하더라도 DDR SDRAM 콘트롤러 내부의 배선과 버퍼의 특성에 기인하여 데이터(DQ)와 데이터 스트로브 신호(DQS)간에 스큐(skew)가 발생할 수 있다.
따라서, 리드 데이터 제어회로의 플립플롭에서 유효하지 않은 데이터를 캡쳐하여 전체 시스템이 동작하지 않는 문제점이 발생한다.
또한, 종래 방식에서와 같이 고정된 지연시간을 갖는 버퍼를 사용하는 경우, DDR SDRAM의 동작 속도 및 전체 시스템의 동작 속도 변화에 능동적으로 대처하지 못하므로, 다양한 지연시간을 갖는 버퍼를 미리 구성하여 동작 속도에 따라 적당한 지연시간을 선택할 수 있도록 한 부수적인 회로가 요구되어 전체 시스템이 복잡해지고 추가 비용이 발생하는 문제점이 있다.
또한, 지연시간을 선택할 수 있도록 한 회로를 추가로 구성하더라도 온도, 제조공정, 외부 동작전압 등의 환경적 요인에 의하여 클럭의 위상이 크게 변화될 수 있어, 유효한 데이터를 정상적으로 캡쳐할 수 없게 되는 문제점이 있다.
DDR SRAM이 고속 동작을 하면서 유효 데이터 폭(Valid Data Window)이 좁아짐에 따라 위와 같은 문제점들은 더욱 심각해진다.
따라서, 본 발명의 목적은 유효 데이터의 중앙부에 위치하는 데이터 스트로브 신호를 내부적으로 생성하여 이용함으로써, 안정적인 DDR SDRAM 데이터의 리드 및 라이트 동작을 보장하기 위한 DDR SDRAM 콘트롤러의 데이터 제어회로를 제공하기 위함이다.
상기 목적을 달성하기 위한 본 발명에 따른 DDR SDRAM 콘트롤러의 데이터 제어회로는 DDR SDRAM 데이터의 클럭의 상승 에지(rising edge)가 유효 데이터의 중앙부에 위치하는 내부 데이터 스트로브 신호(DQS_IN)를 생성하여 출력하는 내부 데이터 스트로브 신호 생성회로, 내부 데이터 스트로브 신호 생성회로에서 생성된 내부 데이터 스트로브 신호(DQS_IN)를 클럭 입력으로 하여 캡쳐된 데이터를 이븐 데이터(even data)와 오드 데이터(odd data)로 구분하여 시스템 버스에 전송하는 리드 데이터 제어회로 및 내부 데이터 스트로브 신호 생성회로로부터 입력받은 내부 데이터 스트로브 신호(DQS_IN)를 DDR SDRAM 디바이스에 데이터 스트로브 신호(DQS)로 전송하는 라이트 데이터 제어회로를 포함하는 것이 바람직하다.
본 발명의 주요 구성부분인 내부 데이터 스트로브 신호 생성회로는 제1 및 제2클럭 중 제1클럭의 순차적인 상승 에지에서 데이터를 샘플링하여 다수의 샘플링 데이터를 생성하고, 제2클럭의 순차적인 상승 에지에서 데이터를 샘플링하여 다수의 샘플링 데이터를 생성하여 출력하는 샘플링 데이터 생성부, 샘플링 데이터 생성부에서 입력된 샘플링 데이터에 기초하여 샘플링 데이터의 비교정보를 산출하는 샘플링 데이터 비교부, 샘플링 데이터 비교부에서 입력된 데이터 비교정보를 이용하여 제1 및 제2클럭의 위상을 보정시키기 위한 클럭 시프트 제어신호를 생성하여 출력하는 클럭 시프트 제어신호 생성부, 클럭 시프트 제어신호 및 외부 시스템에서 입력된 외부 기준 클럭에 기초하여 위상 보정된 제1 및 제2클럭을 생성하여 출력하는 클럭 위상 보정 회로부 및 제2클럭을 입력받아 제2클럭의 주파수를 이분하여 상기 내부 데이터 스트로브 신호(DQS_IN)를 출력하는 주파수 2분주 회로부를 포함하는 것이 바람직하다.
여기서, 클럭 시프트 제어신호는 업 신호, 다운 신호, 홀드 신호를 포함하는 것이 바람직하다.
업 신호는 CpA = 1, CpB = CpC = 0인 경우 인에이블되는 것이 바람직하며 여기서, CpA, CpB, CpC는 샘플링 데이터 비교부에서 출력되는 비교값이다.
다운 신호는 CpA = 1, CpB = CpC = 0인 경우 인에이블되는 것이 바람직하며여기서, CpA, CpB, CpC는 샘플링 데이터 비교부에서 출력되는 비교값이다.
내부 데이터 스트로브 신호 생성회로의 주요한 구성부분인 샘플링 데이터 생성부는 제1클럭을 플립플롭의 클럭입력으로 하는 홀수(2n-1) 번째 단 플립플롭부와, 제2클럭을 플립플롭의 클럭입력으로 하는 짝수(2n) 번째 단 플립플롭부를 포함하는 것이 바람직하다.
여기서, n이 자연수인 경우, 홀수(2n-1) 번째 단 플립플롭부는 n개의 플립플롭이 직렬로 접속된 것이 바람직하다.
여기서, n이 자연수인 경우, 짝수(2n) 번째 단 플립플롭부는 n 개의 플립플롭이 직렬로 접속된 것이 바람직하다.
내부 데이터 스트로브 신호 생성회로의 주요한 구성부분인 샘플링 데이터 비교부는 샘플링 데이터 생성부로부터 복수의 샘플링 데이터를 입력받아 복수의 샘플링 데이터값이 동일하면 1을 출력하고, 복수의 샘플링 데이터값이 다르면 0을 출력하는 것이 바람직하다.
내부 데이터 스트로브 신호 생성회로의 주요한 구성부분인 클럭 위상 보정 회로부는 입력받은 외부 기준 클럭보다 적어도 2배 빠른 복수의 클럭을 생성하는 2배 주파수 클럭 생성부와, 복수의 클럭 중 어느 한 클럭의 위상을 180도 반전시켜 서로 위상이 반전된 제1 및 제2클럭을 출력하는 위상 반전부 및 클럭 시프트 제어신호 생성부로부터 입력받은 클럭 시프트 제어신호가 업 신호인 경우 제1클럭 및 제2클럭을 우측으로 소정 거리만큼 이동시키며, 입력받은 신호가 다운 신호인 경우 제1클럭 및 제2클럭을 좌측으로 소정 거리만큼 이동시키는 클럭 시프트부를 포함하는 것이 바람직하다.
또한, 클럭 위상 보정 회로부는 제1 및 제2클럭의 듀티비가 1:1이 아닌 경우, 제1 및 제2클럭의 듀티비를 1:1로 수정하는 듀티비 수정부를 더 포함하는 것이 바람직하다.
이하에서는 예시된 첨부도면을 참조하여 본 발명에 대하여 상세히 설명한다.
도 3은 본 발명에 따른 DDR SDRAM 콘트톨러의 데이터 제어회로의 구성을 나타내는 블럭도이다.
도 3을 참조하면, 본 발명에 의한 DDR SDRAM 콘트롤러의 데이터 제어회로( 400)는 크게 라이트 데이터 제어회로(200), 리드 데이터 제어 회로(300), 및 내부 데이터 스트로브 신호 생성회로(100)를 포함한다.
내부 데이터 스트로브 신호 생성회로(100)는 안정적인 DDR SDRAM 데이터의 리드 및 라이트 동작을 보장하기 위해 클럭의 상승 엣지가 유효 데이터의 중앙부에 위치하는 내부 데이터 스트로브 신호(DQS_IN)를 생성하여 출력한다.
리드 데이터 제어 회로(300)는 내부 데이터 스트로브 신호 생성회로(100)에서 생성된 내부 데이터 스트로브 신호(DQS_IN)를 클럭 입력으로 하여 캡쳐된 데이터를 이븐 데이터(even data)와 오드 데이터(odd data)로 구분하여 시스템 버스(도면에 미도시)에 전송한다.
라이트 데이터 제어 회로(200)는 내부 데이터 스트로브 신호 생성회로(100)로부터 입력받은 내부 데이터 스트로브 신호(DQS_IN)를 DDR SDRAM 디바이스(500)에 데이터 스트로브 신호(DQS)로 전송한다.
도 4는 도 3의 내부 데이터 스트로브 신호 생성회로(100)에 대한 바람직한 실시예의 구성을 나타낸 블럭도이다.
도 4를 참조하면, 내부 데이터 스트로브 신호(DQS_IN) 생성회로(100)는 샘플링 데이터 생성부(10), 샘플링 데이터 비교부(20), 클럭 시프트 제어신호 생성부(30), 클럭 위상 보정 회로부(40) 및 주파수 2분주 회로부(50)를 포함한다.
샘플링 데이터 생성부(10)는 다수의 플립플롭(F1~F4)을 포함한다.
샘플링 데이터 생성부(10)는 제1클럭(CLK1)을 플립플롭의 클럭입력으로 하는 홀수(2n-1) 번째 단 플립플롭부(11, 13)와, 제2클럭(CLK2)을 플립플롭의 클럭입력으로 하는 짝수(2n) 번째 단 플립플롭부(12)를 포함한다. 홀수(2n-1) 번째 단 플립플롭부(11, 13)와 짝수(2n) 번째 단 플립플롭부(12)는 각각 n개의 플립플롭이 직렬로 접속된다. 여기서, n은 자연수이다.
본 발명의 바람직한 실시예에서 샘플링 데이터 생성부(10)는 첫 번째 단 플립플롭부(11)와 두 번째 단 플립플롭부(12) 및 세 번째 단 플립플롭부(13)를 포함한다.
샘플링 데이터 생성부(10)는 제1클럭(CLK1)의 첫 번째 상승 엣지에서 데이터를 샘플링하여 얻은 제1샘플링 데이터(Da)와, 제2클럭(CLK2)의 첫 번째 상승 에지에서 데이터를 샘플링하여 얻은 제2샘플링 데이터(Db) 및 제1클럭(CLK1)의 두 번째 상승 엣지에서 데이터를 샘플링하여 얻은 제3샘플링 데이터(Dc)를 각각 생성하여 출력한다.
샘플링 데이터 비교부(20)는 다수의 데이터 비교기(21~23)를 포함하며, 본 실시예에서는 3개의 데이터 비교기(21~23)를 이용하여 3개의 샘플링 데이터(Da~Dc) 각각을 비교하여, 그 비교결과를 출력한다.
클럭 시프트 제어신호 생성부(30)는 데이터 비교부(40)의 비교결과에 기초하여 소정 경우 다운신호나 업신호를 생성하여 출력하며, 그 외의 경우에는 홀드 신호를 출력한다. 다운신호는 클럭의 위상을 감소시키는 신호이며, 업 신호는 클럭의 위상을 증가시키는 신호이다. 홀드신호는 클럭의 위상 변화에 아무런 영향을 주지 않는 신호를 말한다.
도 5는 도 4에서 클럭 위상 보정 회로부(40)의 구성을 나타내는 블럭도이다.
클럭 위상 보정 회로부(40)는 2배 주파수 클럭 생성부(42), 위상 반전부(44), 클럭 시프트부(46), 듀티비 수정부(48)를 포함한다.
2배 주파수 신호 생성부(42)는 입력받은 외부 기준 클럭(CLK_ref)보다 적어도 2배 빠른 주파수를 갖는 복수의 클럭을 생성한다. 이와 같이 외부 기준 클럭보다 적어도 2배 빠른 주파수를 갖는 클럭을 생성하는 이유는 샘플링을 가능하게 하기 위해서이다.
위상 반전부(44)는 복수의 클럭 중 어느 한 클럭의 위상을 180도 반전시켜, 위상차가 180도 나는 복수의 제1, 제2클럭(CLK1,CLK2)을 출력한다. 본 발명의 바람직한 실시예에서는 제2클럭(CLK2)의 위상을 180도 변화시킴으로써, 서로 위상이 반전된 클럭을 생성하는 것이 바람직하다.
클럭 시프트부(46)는 입력받은 클럭 시프트 제어신호가 업 신호(up signal)인 경우 제1클럭(CLK1)과 제2클럭(CLK2)을 우측으로 소정 거리만큼 이동시키며, 입력받은 신호가 다운 신호인 경우 제1클럭(CLK1)과 제2클럭(CLK2)를 좌측으로 소정 거리만큼 이동시킨다. 입력받은 신호가 홀드 신호인 경우에는 제1클럭(CLK1)과 제2클럭(CLK2)의 위상 변화는 없다.
듀티비 수정부(48)는 클럭 시프트부(46)에서 출력된 제1클럭(CLK1) 및 제2클럭(CLK2)의 듀티비(duty ratio)가 1:1이 아닌 경우, 이를 수정하여 제1클럭(CLK1) 및 제2클럭(CLK2)의 듀티비가 1:1이 되도록 한다. 예를 들면, 제2클럭(CLK2)의 하이-레벨인 구간을 LH, 로우-레벨인 구간을 LL이라 하면, LH : LL = 1 : 1로 하여 제1클럭(CLK1) 및 제2클럭(CLK2)의 듀티비를 수정하여 출력한다.
본 실시예에서 듀티비 수정부(48)는 클럭 위상 보정 회로부(40)내에 포함시켜 구현하였으나, 듀티비 수정부(48)를 후술하는 주파수 2분주 회로부(50)의 전단 또는 후단에 구현하는 것도 바람직하다.
주파수 2분주 회로부(50)는 클럭 위상 보정 회로부(40)에서 출력된 제2클럭(CLK2)을 입력받아, 제2클럭(CLK2)의 주파수를 1/2배 빠르게 하여 출력함으로써 내부 데이터 스트로브 신호(DQS_IN)을 생성한다.
이와 같은 방식에 의해 내부 데이터 스트로브 신호 생성회로(100)에서 생성된 내부 데이터 스트로브 신호(DQS_IN)의 상승 엣지는 항상 유효 데이터의 중앙부에 위치하며, 각각 리드 데이터 제어회로(300)와 라이트 데이터 제어회로(200)로 입력된다.
리드 데이터 제어회로(300)는 외부 DDR SDRAM의 데이터를 리드 데이터 제어회로(300)내 플립플롭(도면에 미도시)의 입력으로 받고, 내부 데이터 스트로브 신호 생성회로(100)에서 생성된 내부 데이터 스트로브 신호(DQS_IN)를 클럭입력으로 받는다.
클럭입력으로 받은 데이터 스트로브 신호의 상승 엣지에 홀수 번째 데이터를 캡쳐하고, 하강 엣지에 짝수 번째 데이터를 캡쳐한다. 캡쳐된 데이터들은 시스템 버스에 전송된다.
라이트 데이터 제어회로는 내부 데이터 스트로브 신호(DQS_IN)를 데이터 스트로브 신호(DQS)로 하여 라이트 데이터와 함께 DDR SDRAM 디바이스(500)로 전송한다.
이와 같이 구성된 본 발명의 DDR SDRAM 콘트롤러의 데이터 제어회로의 동작을 보다 상세하게 설명하기 위해, 다시 도 4를 참조한다.
샘플링 데이터 생성부(10)의 첫 번째단 플립플로부(11)에서 제1플립플롭(F1)은 데이터(DQ)를 입력으로 받고, 제1클럭(CLK1)을 클럭입력으로 받아 제1클럭(CLK1)의 상승 엣지에서 데이터(DQ)를 샘플링하여 제1샘플링 데이터(Da)를 생성한다.
두 번째단 플립플롭부(12)에서 제2플립플롭(F2)은 제2클럭(CLK2)을 클럭입력으로 받아 제2클럭(CLK2) 의 상승 엣지에서 데이터를 샘플링하여 제2샘플링 데이터(Db)를 생성한다.
세 번째단의 플립플롭부(13)에서 제3플립플롭(F3)은 제1클럭(CLK1)을 클럭입력으로 받아 제1클럭(CLK1)의 다음 상승 엣지에서 데이터를 샘플링하여 제1샘플링 데이터(Da)를 생성, 출력한다. 제4플립플롭(F4)은 제3플립플롭(F3)에서 입력된 제1샘플링 데이터(Da)를 입력으로 받고, 제2클럭을 클럭입력으로 받아 제3샘플링 데이터(Dc)를 생성, 출력한다.
샘플링 데이터 생성부(10)에서 출력된 3개의 샘플링 데이터(Da, Db, Dc)들은 샘플링 데이터 비교부(20)로 입력된다.
샘플링 데이터 비교부(20)는 샘플링 데이터 수 만큼의 데이터 비교기를 포함하며, 본 발명의 바람직한 실시예에서는 3개의 샘플링 데이터(Da, Db, Dc)를 가지고 설명하므로, 데이터 비교부(21~23)는 3개의 데이터 비교기(21~23)를 포함한다.
제1데이터 비교기(21)는 Da와 Db를 입력으로 받아 Da와 Db가 같은 경우 CpA=1을 출력하고, Da와 Db가 다른 경우 CpA = 0 을 출력한다.
제2데이터 비교기(22)는 Db와 Dc를 입력으로 받아 Db와 Dc가 같은 경우 CpB=1을 출력하고, Db와 Dc가 다른 경우 CpB = 0 을 출력한다.
제3데이터 비교기(23)는 Dc와 Da를 입력으로 받아 Dc와 Da가 같은 경우 CpC=1을 출력하고, Dc와 Da가 다른 경우 CpC = 0 을 출력한다.
샘플링 데이터 비교부(20)에서 출력된 비교값(CpA,CpB,CpC)들은 클럭 시프트 제어신호 생성부(30)로 입력된다. 클럭 시프트 제어신호 생성부(30)는 비교값 (CpA,CpB,CpC)들을 이용하여 소정의 시프트 신호를 생성, 출력하며, 클럭 시프트 신호 생성부(30)는 일반적인 논리회로로 구현하는 것이 바람직하다. 시프트 신호는 업 신호, 다운 신호, 홀드 신호를 포함한다. 업 신호는 클럭의 위상을 증가시키는 신호, 다운신호는 클럭의 위상을 감소시키는 신호, 홀드신호는 클럭의 위상 변화에 아무런 영향을 주지 않는 신호를 말한다.
CpA = 1이고, CpB = CpC = 0인 경우, 즉, Da와 Db가 같고, Da와 Db가 Dc와 같지 않은 경우에 다운 신호가 인에이블(enable)되어 출력되며, CpB = 1이고, CpA = CpC = 0 인 경우, 즉, Db와 Dc가 같고 Db와 Dc가 Da와 같지 않은 경우에 업 신호가 인에이블 되어 출력된다. 그 외의 경우는 업 신호 및 다운신호가 디스에이블(disable)되어 홀드 신호가 출력된다. 홀드 신호란 클럭의 위상을 변화시키지 않는 신호를 말한다.
데이터 비교결과에 기초하여 클럭 시프트 제어신호가 생성되는 경우를 진리표(truth table)로 나타내면 다음과 같다.
CpA CpB CpC Down Up
0 0 0 0 0
0 0 1 0 0
0 1 0 0 1
0 1 1 0 0
1 0 0 0 0
1 0 1 1 0
1 1 0 0 0
1 1 1 0 0
표 1에서 다운 신호가 1인 경우, 다운 신호가 생성, 출력되며, 업 신호가 1인 경우 업 신호가 생성, 출력된다. 그 이외의 경우는 홀드신호가 출력된다.
도 6은 업 신호가 출력되는 실시예를 설명하기 위한 타이밍도이다.
도 6의(a)를 참조하면, 제1클럭(CLK1)의 상승 엣지(t1)에서 샘플링한 제1샘플링 데이터(Da)는 DQ1 값을 가지고, 제2클럭(CLK2)의 상승 엣지(t2)에서 샘플링한 제2샘플링 데이터(Db)와 제1클럭(CLK1)의 다음 상승 엣지(t3)에서 샘플링한 제3샘플링 데이터(Dc)는 DQ2 값을 가진다.
즉, Da ≠ Db = Dc이므로 CpB = 1, CpA = CpC = 0 으로 표 1에서와 같이 업 신호가 출력된다.
출력된 업신호는 클럭 위상 보정 회로부(40)내 클럭 시프트부(46)로 입력된다. 도 6의(b)를 참조하면, 클럭 시프트부(46)는 입력받은 업 신호를 인식하여 제1클럭(CLK1)과 제2클럭(CLK2)을 우측으로 소정 거리(Dpu)만큼 이동시켜 제2클럭 (CLK2)의 상승 엣지가 데이터(DQ2)의 중앙부에 위치하도록 한다.
도 7은 다운 신호가 출력되는 실시예를 설명하기 위한 타이밍도이다.
도 7의(a)를 참조하면, 제1클럭(CLK1)의 상승 엣지(t4)에서 샘플링한 제1샘플링 데이터(Da)와 제2클럭(CLK2)의 상승 엣지(t5)에서 샘플링한 제2샘플링 데이터(Db)는 DQ1 값을 가지고, 제1클럭(CLK1)의 다음 상승 엣지(t6)에서 샘플링한 제3샘플링 데이터(Dc)는 DQ2 값을 가진다.
즉, Da = Db ≠ Dc이므로 CpC = 1, CpA = CpB = 0 이 되어 표 1에서와 같이 다운 신호가 출력된다.
위의 경우와 마찬가지로, 출력된 다운 신호는 클럭 위상 보정 회로부(40)내 클럭 시프트부(46)로 입력된다. 도 7의(b)를 참조하면, 클럭 시프트부(46)는 입력받은 다운신호를 인식하여 제1클럭(CLK1)과 제2클럭(CLK2)을 좌측으로 소정 거리(Dpd) 만큼 이동시켜 제2클럭(CLK2)의 상승 엣지가 데이터(DQ1)의 중앙부에 위치하도록 한다.
도 8는 홀드신호가 출력되는 실시예를 설명하기 위한 타이밍도이다.
도 8의(a)를 참조하면, 제1클럭(CLK1)의 상승 엣지(t7)에서 샘플링한 제1샘플링 데이터(Da)와 제2클럭(CLK2)의 상승 엣지(t8)에서 샘플링한 제2샘플링 데이터 (Db), 제1클럭(CLK1)의 다음 상승 엣지(t9)에서 샘플링한 제3샘플링 데이터(Dc)는 모두 동일한 DQ2 값을 갖는다. 따라서, CpA = CpB = CpC = 0 이 되어 표 1에서와 같이 업 신호 및 다운 신호가 디스에이블되어 출력되지 않는다. 이 경우는 홀드 신호가 출력되어 제1, 제2클럭(CLK1, CLK2)의 위상을 변화시키지 않는다.
이와 같은 과정에 의해 생성된 클럭 시프트 제어신호는 위상 보정 클럭 회로부(40)내 클럭 시프트부(46)로 입력된다.
다시 도 5를 참조하면, 위상 클럭 보정 회로부(40)내 2배 주파수 클럭 생성부(42)는 외부 기준 클럭을 외부 시스템에서 입력받아, 외부 기준 클럭보다 2배 빠른 복수의 클럭을 생성한다.
2배 주파수 클럭 생성부(42)에서 출력된 복수의 클럭은 위상 변환부(44)로 입력된다. 위상 변환부(44)는 복수의 클럭 중 어느 하나의 클럭을 입력으로 받아 클럭의 위상을 180도 반전시킨 반전클럭신호를 출력함으로써 복수의 제1, 제2클럭(CLK1, CLK2)을 생성한다. 본 발명의 바람직한 실시예에서는 복수의 클럭 중 제2클럭(CLK2)의 위상을 180도 반전시킴으로써, 제2클럭(CLK2) 신호를 반전클럭신호로 구현하였다.
위상 변환부(44)에서 출력된 복수의 제1, 제2클럭(CLK1, CLK2)은 클럭 시프트부(46)에 입력된다. 클럭 시프트부(46)는 클럭 시프트 제어신호 생성부(30)로부터 클럭 시프트 제어신호를 입력받아 복수의 제1, 제2클럭(CLK1, CLK2)의 위상을 변화시킨다. 이 때, 입력되는 클럭 시프트 제어신호는 업 신호, 다운 신호, 홀드 신호를 포함하며, 클럭 시프트 제어신호에 의하여 제1, 제2클럭(CLK1, CLK2)의 위상이 변환되는 경우에 대해서는 위에서 설명한 바와 동일하므로 생략한다.
클럭 시프트부(44)에서 출력된 복수의 제1, 제2클럭(CLK1, CLK2)은 듀티비 수정부(48)로 입력된다. 듀티비 수정부(48)는 입력받은 제1, 제2클럭(CLK1, CLK2)의 듀티비 (duty ratio)가 1:1이 되지 않는 경우 이를 수정하여 제1, 제2클럭(CLK1, CLK2)의 듀티비가 1:1이 되도록 출력한다. 복수의 제1, 제2클럭(CLK1, CLK2)이 하이-레벨인 구간을 LH, 로우-레벨인 구간을 LL이라 하면, LH : LL = 1 : 1로 하여 제1, 제2클럭(CLK1, CLK2)의 듀티비를 수정하여 출력한다.
본 발명의 바람직한 실시예서는 듀티비 수정부(48)를 클럭 위상 보정 회로부(40)내에 포함시켰으나, 듀티비 수정부(48)를 후술하는 주파수 2분주 회로부(50)의 전단 또는 후단에 구현하는 것도 바람직하다.
위와 같은 과정에 의해 클럭 위상 보정 회로부(40)에서 출력된 복수의 제1, 제2클럭(CLK1, CLK2)은 샘플링 데이터 생성부(10)의 각 플립플롭(F1~F4)의 클럭입력으로 피드백된다. 제1클럭은 홀수(2n-1) 번째 단 플립플롭의 클럭입력으로 피드백되며, 제2클럭은 짝수(2n) 번째 단 플립플롭의 클럭입력으로 피드백된다. 본 실시예에서 제1클럭은 첫 번째 단 플립플롭(11)과 세 번째 단 플립플롭(13)의 클럭입력으로 피드백되며, 제2클럭은 두 번째 단 플립플롭(12)의 클럭입력으로 피드백되는 것으로 구현한다.
한편, 제2클럭은 짝수(2n) 번째 단 플립플롭의 클럭입력으로 피드백되는 동시에 주파수 2분주 회로부(50)로 입력된다. 주파수 2분주 회로부(50)는 클럭 위상 보정 회로부(40)에서 출력된 제2클럭을 입력받아, 제2클럭의 주파수를 1/2배 빠르게 하여 출력함으로써 내부 데이터 스트로브 신호(DQS_IN)을 생성한다.
도 5의(c), 도 6의(c), 도 7의(b)를 참조하면, 위와 같은 과정에 의해 생성된 내부 데이터 스트로브 신호(DQS_IN)는 클럭의 상승 엣지가 유효 데이터의 중앙부에 위치함으로써, 안정적인 DDR SDRAM 데이터의 리드 및 라이트 동작을 보장한다.
내부 데이터 스트로브 신호(DQS_IN) 생성회로에서 생성된 내부 데이터 스트로브 신호(DQS_IN)는 리드 데이터 제어회로(300)와 라이트 데이터 제이회로(200)로 입력된다.
상기와 같이 구성된 본 발명에 의한 DDR SDRAM 콘트롤러의 데이터 제어회로는 DDR SDRAM의 동작속도, 전체 시스템의 동작속도, 유효 데이터 폭, 데이터 스트로브 신호와 데이터 신호간의 스큐 등에 무관하게 능동적으로 제어가능한 내부 데이터 스트로브 신호를 생성함으로써 DDR SDRAM 데이터의 리드 및 라이트 동작을 안정적으로 보장할 수 있는 효과가 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위에 있게 된다.
도 1은 DDR SDRAM의 기본적인 리드(read) 동작을 설명하기 위한 타이밍도,
도 2는 DDR SDRAM의 기본적인 라이트(write) 동작을 설명하기 위한 타이밍도,
도 3은 본 발명에 의한 DDR SDRAM 콘트롤러의 데이터 제어회로의 구성을 나타낸 블럭도,
도 4는 도 3의 내부 데이터 스트로브 신호 생성회로에 대한 바람직한 실시예의 구성을 나타낸 블럭도,
도 5는 도 4에서 클럭 위상 보정 회로부의 구성을 나타내는 블럭도,
도 6은 클럭 시프트 제어신호 생성부에서 업 신호가 출력되는 실시예를 설명하기 위한 타이밍도,
도 7은 클럭 시프트 제어신호 생성부에서 다운 신호가 출력되는 실시예를 설명하기 위한 타이밍도, 그리고
도 8은 클럭 시프트 제어신호 생성부에서 홀드 신호가 출력되는 실시예를 설명하기 위한 타이밍도이다.
* 도면의 주요부분에 대한 간단한 설명 *
10 : 샘플링 데이터 생성부 20 : 샘플링 데이터 비교부
11 : 첫 번째 단 플립플롭부 12 : 두 번째 단 플립플롭부
13 : 세 번째 단 플립플롭부 21~23 : 데이터 비교기
30 : 클럭 시프트 제어신호 생성부
40 : 클럭 위상 보정 회로부
42 : 2배 주파수 클럭 생성부 44 : 위상 반전부
46 : 클럭 시프트부 48 : 듀티비 수정부
50 : 주파수 2분주 회로부 100: 내부 데이터 스트로브 신호 생성회로
200: 라이트 데이터 제어회로 300: 리드 데이터 제어회로
400: DDR SDRAM의 데이터 제어회로
500: DDR SDRAM 디바이스
F1~F4 : 플립플롭 Da~Dc: 샘플링 데이터
CLK1~CLK2: 제1클럭,제2클럭 DQ : 데이터
DQS : 데이터 스트로브 신호 DQS_IN : 내부 데이터 스트로브 신호

Claims (12)

  1. DDR SDRAM 데이터의 클럭의 상승 에지(rising edge)가 유효 데이터의 중앙부에 위치하는 내부 데이터 스트로브 신호(DQS_IN)를 생성하여 출력하는 내부 데이터 스트로브 신호 생성회로;
    상기 내부 데이터 스트로브 신호 생성회로에서 생성된 내부 데이터 스트로브 신호(DQS_IN)를 클럭 입력으로 하여 캡쳐된 데이터를 이븐 데이터(even data)와 오드 데이터(odd data)로 구분하여 시스템 버스에 전송하는 리드 데이터 제어회로; 및
    상기 내부 데이터 스트로브 신호 생성회로로부터 입력받은 내부 데이터 스트로브 신호(DQS_IN)를 DDR SDRAM 디바이스에 데이터 스트로브 신호(DQS)로 전송하는 라이트 데이터 제어회로;를 포함하는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  2. 제 1 항에 있어서, 상기 내부 데이터 스트로브 신호 생성회로는,
    제1 및 제2클럭 중 상기 제1클럭의 순차적인 상승 에지에서 데이터를 샘플링하여 다수의 샘플링 데이터를 생성하고, 상기 제2클럭의 순차적인 상승 에지에서 데이터를 샘플링하여 다수의 샘플링 데이터를 생성하여 출력하는 샘플링 데이터 생성부;
    상기 샘플링 데이터 생성부에서 입력된 샘플링 데이터에 기초하여 샘플링 데이터의 비교정보를 산출하는 샘플링 데이터 비교부;
    상기 샘플링 데이터 비교부에서 입력된 상기 데이터 비교정보를 이용하여 상기 제1 및 제2클럭의 위상을 보정시키기 위한 클럭 시프트 제어신호를 생성하여 출력하는 클럭 시프트 제어신호 생성부;
    상기 클럭 시프트 제어신호 및 외부 시스템에서 입력된 외부 기준 클럭에 기초하여 위상 보정된 상기 제1 및 제2클럭을 생성하여 출력하는 클럭 위상 보정 회로부; 및
    상기 제2클럭을 입력받아 상기 제2클럭의 주파수를 이분하여 상기 내부 데이터 스트로브 신호(DQS_IN)를 출력하는 주파수 2분주 회로부;를 포함하는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  3. 제2항에 있어서, 상기 샘플링 데이터 생성부는,
    상기 제1클럭을 클럭입력으로 하는 홀수(2n-1) 번째 단 플립플롭부와, 상기 제2클럭을 클럭입력으로 하는 짝수(2n) 번째 단 플립플롭부를 포함하는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  4. 제3항에 있어서, n이 자연수인 경우 상기 홀수(2n-1) 번째 단 플립플롭부는,
    n개의 플립플롭이 직렬로 접속된 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  5. 제3항에 있어서, n이 자연수인 경우 상기 짝수(2n) 번째 단 플립플롭부는,
    n개의 플립플롭이 직렬로 접속된 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  6. 제2항에 있어서, 상기 샘플링 데이터 비교부는,
    상기 샘플링 데이터 생성부로부터 복수의 샘플링 데이터를 입력받아 복수의 샘플링 데이터값이 동일하면 1을 출력하고, 복수의 샘플링 데이터값이 다르면 0을 출력하는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  7. 제2항에 있어서, 상기 클럭 시프트 제어신호는,
    업 신호, 다운 신호, 및 홀드 신호를 포함하는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  8. 제7항에 있어서, 상기 업 신호는,
    CpA = 1, CpB = CpC = 0인 경우 인에이블되는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로:
    여기서, CpA, CpB, CpC는 상기 샘플링 데이터 비교부에서 출력되는 비교값이다.
  9. 제7항에 있어서, 상기 다운 신호는,
    CpA = 1, CpB = CpC = 0인 경우 인에이블되는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로:
    여기서, CpA, CpB, CpC는 상기 샘플링 데이터 비교부에서 출력되는 비교값이다.
  10. 제7항에 있어서, 상기 홀드 신호는,
    상기 업 신호 및 상기 다운 신호가 디스에이블되는 경우 생성, 출력되는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  11. 제2항에 있어서, 상기 클럭 위상 보정 회로부는,
    입력받은 외부 기준 클럭보다 적어도 2배 빠른 복수의 클럭을 생성하는 2배 주파수 클럭 생성부;
    상기 복수의 클럭 중 어느 한 클럭의 위상을 180도 반전시켜 서로 위상이 반전된 제1 및 제2클럭을 출력하는 위상 반전부; 및
    상기 클럭 시프트 제어신호 생성부로부터 입력받은 클럭 시프트 제어신호가 업 신호인 경우 상기 제1 및 제2클럭을 우측으로 소정 거리만큼 이동시키며, 입력받은 신호가 다운 신호인 경우 상기 제1 및 제2클럭을 좌측으로 소정 거리만큼 이동시키는 클럭 시프트부;를 포함하는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
  12. 제11항에 있어서,
    상기 제1 및 제2클럭의 듀티비가 1:1이 아닌 경우, 상기 제1 및 제2클럭의 듀티비를 1:1로 수정하는 듀티비 수정부;를 더 포함하는 것을 특징으로 하는 DDR SDRAM 콘트롤러의 데이터 제어회로.
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