KR100822241B1 - 인터페이스 회로 및 반도체 장치 - Google Patents

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Abstract

(과제) 데이터와 그 데이터를 샘플링하기 위한 스트로브 신호의 위상 관계가 입력과 출력에서 상이한 인터페이스에 있어서, 입력과 출력의 데이터와 스트로브 신호의 위상을 조정함으로써 루프백 (loopback) 시험을 가능하게 하는 회로의 제공.
(해결수단) 입력측의 위상 시프트 (30) 와 샘플링 회로 (40) 를 테스트하기 위해, 출력측의 위상 시프트 회로 (20) 에 있어서 DQ 와 DQS 의 위상을 함께 출력하고, 동일 상 (相) 의 DQ, DQS 는 출력 버퍼 (14, 15) 로부터 각각 입력 버퍼 (16, 17) 에 입력되어, DQS 는 위상 시프트 회로 (30) 에서 90 도 시프트되고, 샘플링 회로 (40) 에서 DQ 가 샘플된다. 출력측 기능을 테스트하기 위해, 입력측의 DQS 가 위상 시프트하지 않도록 위상 시프트 회로 (30) 를 제어하고, 출력측의 위상 시프트 회로 (20) 는 데이터 샘플링 클록의 위상 시프트량을 90 도로 설정하고, DQS 의 위상 시프트량은 180 도로 고정되고, DQ 에 대하여 미리 90 도 위상 시프트된 DQS 가 출력 버퍼 (15) 로부터 입력 버퍼 (17) 에 입력되어, 위상 시프트 회로 (30) 에서는 위상은 시프트되지 않고, 샘플링 회로 (40) 는 루프백된 DQ 를 90 도 위상 시프트된 DQS 로 샘플한다.
Figure R1020060079740
데이터 신호, 스트로브 신호, 위상, 시프트, 루프백.

Description

인터페이스 회로 및 반도체 장치{INTERFACE CIRCUIT AND SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 일 실시형태의 동작 원리를 설명하기 위한 도면.
도 2 는 본 발명의 일 실시예의 구성을 나타내는 도면.
도 3 은 DDR SDRAM 의 라이트, 리드시의 DQ, DQS 를 예시하는 타이밍도.
도 4 는 DDR SDRAM 의 인터페이스 회로의 종래의 전형적인 구성을 나타내는 도면.
(부호의 설명)
10 제어회로 12, 13 래치 회로
14, 15 출력 버퍼 16, 17 입력 버퍼
20, 20', 30, 30' 위상 시프트 회로 40 샘플링 회로
100 BIST 회로 101 PRBS 발생 회로
102 PRBS 기대치 대조 회로 105 DQ 단자
106 DQS 단자 111 셀렉터
112, 113 래치 회로 (레지스터) 114, 115 출력 버퍼
116, 117 입력 버퍼 120 WDLL
130 RDLL 140 리드 FIFO
150 MDLL
본 발명은 반도체 장치에 관한 것으로, 특히 신호와 그 신호를 샘플링하는 스트로브 신호의 위상이 출력과 입력에서 상이한 인터페이스의 고속 테스트에 적합한 구성에 관한 것이다.
DDR (Double Data Rate) SDRAM (Synchronous DRAM) 은 외부 클록의 상승 에지와 하강 에지를 사용하여 2 배의 주파수로 데이터의 입출력을 행하기 때문에, SDR (Single Data Rate) SDRAM 보다 확정 데이터의 폭이 짧아진다. DDR SDRAM 에서는, 컨트롤러측으로부터 DRAM 의 리시버로의 데이터 전송의 타이밍, DRAM 으로부터 컨트롤러의 리시버에 대하여 데이터를 전송하는 타이밍을 알리기 때문에 쌍방향의 데이터 스트로브 신호 (DQS) 가 사용된다. 즉, 이 데이터 스트로브 신호 (DQS) 는 리드/라이트시의 데이터의 입출력의 동작의 기준 클록으로서 사용되고 있다.
리드시에는, DDR SDRAM 내의 DLL (Delay Lock Loop; 동기 지연 루프) 회로나 내부 제어에 의해, 도 3 에 나타내는 바와 같이, DDR SDRAM 로부터의 데이터 스트로브 신호 (DQS) 의 에지와 리드 데이터 (DQ) 의 에지는 일치한다 (클록 신호 CK, /CK 의 에지와 거의 일치한다). 이 때문에, 도시하지 않은 인터페이스 (컨트롤러) 는, DDR SDRAM 으로부터 리드 데이터 (DQ), 데이터 스트로브 신호 (DQS) 를 수 취한 경우, 데이터 스트로브 신호 (DQS) 를 리드 데이터 (DQ) 의 중앙까지 컨트롤러 내부의 위상 시프트 회로에서 지연시켜 샘플한다 (특허문헌 1 참조). 도 3 에 있어서, 클록 신호 CK, /CK 의 1주기 (360 도) 에 대하여, 데이터 스트로브 신호 (DQS) 의 에지 사이의 위상은 180 도가 되고, 리드시에는 인터페이스 회로 (컨트롤러) 에서, 데이터 스트로브 신호 (DQS) 를 90 도 위상 시프트하여 리드 데이터 (DQ) 를 샘플링하게 된다.
또한, 라이트시에는, 도 3 에 나타내는 바와 같이, 도시하지 않은 인터페이스 (컨트롤러) 측으로부터 DDR SDRAM 에 대하여 공급되는 DQS 의 상승과 하강 에지는 라이트 데이터 (DQ) 의 중앙에 위치하고 있다. 도 3 에 나타내는 바와 같이, DQ 에 대하여 DQS 의 위상은 90 도 지연되어 DDR SDRAM 에 공급된다. DDR SDRAM 의 리시버는, DQS 의 상승과 하강 천이를 기준으로 데이터를 취입한다.
도 4 에, 종래의 DDR SDRAM 의 인터페이스에서의, 데이터 (DQ), 데이터 스트로브 신호 (DQS) 의 출력측과 입력측의 회로 구성의 개략을 나타낸다. 도 4 를 참조하면, 출력측에 있어서, 위상 시프트 회로 (20') 는 데이터 (DQ) 를 클록 신호 (CLK; 인터페이스에 공급되는 동기용의 클록 신호이며, DDR SDRAM 에도 공급된다) 에 대하여 90 도 위상 시프트하여 출력하고, 데이터 스트로브 신호 (DQS) 를 그 클록 (CLK) 에 대하여 180 도 위상 시프트하여 출력하고, 래치 회로 (12, 13) 는 위상 시프트 회로 (20') 로부터의 클록으로 DQ, DQS 를 각각 래치하고 출력 버퍼 (14, 15) 를 통하여 출력 단자에 각각 출력한다. 이에 의해, 도시하지 않은 DDR SDRAM 의 리시버에서의 셋업 타임/홀드 타임을 확보하고 있다.
입력측에서는, DDR SDRAM 으로부터 리드 데이터 (DQ) 와 데이터 스트로브 신호 (DQS) 가 동일 타이밍으로 출력되므로, DDR SDRAM 으로부터 출력되는 리드 데이터 (DQ) 와 데이터 스트로브 신호 (DQS) 를 입력 버퍼 (16, 17) 에서 각각 받아, 이 중 데이터 스트로브 신호 (DQS) 는 위상 시프트 회로 (30') 에서 90 도 위상 시프트시켜 출력하고, 샘플링 회로 (40) 는 입력 버퍼 (16) 로부터의 리드 데이터 (DQ) 를, 위상 시프트 회로 (30') 로부터 출력되는 90 도 위상 시프트한 데이터 스트로브 신호로 샘플링한다 (특허문헌 1 참조). 이에 의해, 샘플링 회로 (40) 의 셋업 타임/홀드 타임을 확보하고 있다.
도 4 에 나타낸 인터페이스에 있어서, 예를 들어 출력 기능 (DDR SDRAM 으로 라이트 데이터와 데이터 스트로브 신호 (DQS) 를 90 도, 180 도 위상으로 출력하는 회로 계통) 의 테스트시에는, 출력 신호를 테스터 (ATE : Automatic Test Equipment) 로 기대치와 대조한다. 또한, 인터페이스의 입력출력 기능 (DDR SDRAM 으로부터의 리드 데이터와 데이터 스트로브 신호 (DQS) 를 수취 데이터 스트로브 신호 (DQS) 를 90 도 위상 시프트하여 리드 데이터를 샘플링하는 회로 계통) 의 테스트시에는, 테스터로부터 신호를 입력하여 정상으로 동작하는 것을 확인한다.
또, 인터페이스는, 예를 들어 FB (Fully Buffered)-DIMM (Dual Inline Memory Module) 등의 DIMM 에 탑재되어 DIMM 상의 DRAM 과 데이터 교환을 행하고, 칩 내부에 데이터를 버퍼하여 후속 DIMM 의 AMB 또는 메모리 컨트롤러 사이에서 포인트 투 포인트로 데이터를 보내고 받는 AMB (Advanced Memory Buffer) 등에 적용 된다.
[특허문헌 1] 일본 공개특허공보 2005-78547 호
도 4 를 참조하여 설명한 바와 같이, 고속 DDR SDRAM 용 인터페이스의 출력 기능 및 입력 기능을 테스트하는 경우 고속 테스터를 필요로 한다. 고속의 테스터는 고가이어서 테스트 비용의 증대를 초래한다는 과제가 있다. 그리고, 테스트 비용의 증대는 제품 비용의 상승으로 이어진다.
상기한 인터페이스를 테스트함에 있어서, 고속 테스터 대신, 예를 들어 양산 시험용의 저속 테스터로 테스트하기 위해, 자기 루프백 (loopback) 테스트의 적용이 고려된다. 그러나, DDR SDRAM 및 그 인터페이스에 있어서는, 데이터 (DQ) 와 데이터 스트로브 신호 (DQS) 사이의 위상이 입력과 출력에서 상이하므로, 인터페이스의 출력 버퍼로부터의 DQ, DQS 의 출력을, 인터페이스의 DQ 와 DQS 의 입력 버퍼로 각각 되돌아가 루프백 시험을 행하는 것은 불가능하다는 것을 알 수 있다.
예를 들어 도 4 에 있어서, 출력측의 위상 시프트 회로 (20') 에서 90 도, 180 도, 각각 위상 시프트하여 출력 버퍼 (14, 15) 로부터 출력된 DQ, DQS 를 입력 버퍼 (16, 17) 로 반환하여 입력하고, 위상 시프트 회로 (30') 에서 DQS 를 90 도 위상 시프트하여 DQ 를 샘플링하면, 결과적으로 입력측에서는 DQ 를 180 도 위상 시프트한 DQS 로 샘플링하는 것이 되고, DQ 와 DQS 의 에지가 중복되어 정확하게 DQ 의 변화점을 샘플링하게 된다 (DQ 의 에지와 DQS 의 에지가 중복된다). 이와 같이, 루프백 시험에서는, 인터페이스의 출력 기능 및 입력 기능의 테스트를 올 바르게 행할 수 없다는 과제가 있다.
본원에서 개시되는 발명은, 상기 과제를 해결하기 위해 개략적으로 이하의 구성으로 이루어진다.
본 발명의 한 양태에 관련된 회로는, 데이터 신호와, 그 데이터 신호의 샘플링의 타이밍을 규정하는 스트로브 신호의 입력과 출력을 행하고, 데이터 신호와 스트로브 신호 사이의 위상 관계가, 입력과 출력에서 상이한 사양의 인터페이스 회로로서, 데이터 신호와 스트로브 신호를 출력하는 측의 회로가, 입력되는 위상 전환 제어 신호에 기초하여, 출력하는 데이터 신호와 출력하는 스트로브 신호의 적어도 한쪽의 위상 시프트량을 가변시켜, 출력하는 데이터 신호와 스트로브 신호 사이의 위상차를 전환 제어하는 회로를 구비하고, 데이터 신호와 스트로브 신호를 입력하는 측이, 위상 전환 제어 신호에 기초하여, 입력된 데이터 신호와 입력된 스트로브 신호의 적어도 한쪽의 위상 시프트량을 가변시켜, 입력된 데이터 신호와 스트로브 신호 사이의 위상차를 전환 제어하는 회로를 구비하고 있다.
본 발명의 다른 양태에 관한 회로는, 데이터 신호와 상기 스트로브 신호를 출력하는 출력측 회로가, 입력되는 위상 전환 제어 신호에 기초하여, 적어도 2 개의 위상 시프트량 중에서 1 개를 선택하여 데이터 신호를 위상 시프트시키고, 스트로브 신호를 미리 정해진 위상 시프트량으로 위상 시프트시키는 제 1 위상 시프트 회로를 구비하고 있다. 또한, 데이터 신호와 스트로브 신호를 입력하는 입력측 회로가, 위상 전환 제어 신호에 기초하여, 적어도 2 개의 위상 시프트량 중에서 1 개를 선택하여, 입력된 스트로브 신호를 위상 시프트시키는 제 2 위상 시프트 회로와, 제 2 위상 시프트 회로로부터 출력되는 스트로브 신호에 응답하여, 입력된 데이터 신호를 샘플링하는 샘플링 회로를 구비하고 있다.
본 발명에 관한 인터페이스 회로에 있어서, 제 1 및 제 2 위상 시프트 회로는, 통상 동작시에는 데이터 신호와 스트로브 신호의 출력 및 입력의 위상 관계에 대응하여 2 개의 위상 시프트량의 한쪽을 각각 선택하고, 테스트시에는 위상 전환 제어 신호로 지정되는 위상 시프트량을 선택하고, 출력측 회로로부터의 데이터 신호와 스트로브 신호의 입력측 회로로의 루프백에 의해, 입력측 회로에서의 데이터 신호와 스트로브 신호의 위상 관계가 바르게 동작하는지 및/또는 출력측 회로에서의 데이터 신호와 스트로브 신호의 위상 관계가 바르게 동작하는지를 검증할 수 있도록 하고 있다.
본 발명에 관한 인터페이스 회로에 있어서, 통상 동작시에, 출력측 회로에 있어서, 제 1 위상 시프트 회로는 데이터 신호와 스트로브 신호 사이의 위상이 미리 정해진 제 1 값이 되도록 데이터 신호를 위상 시프트하고, 입력측 회로에 있어서, 제 2 위상 시프트 회로는 스트로브 신호를 제 1 값으로 위상 시프트하고, 입력측 회로의 테스트시에, 출력측 회로에 있어서, 제 1 위상 시프트 회로는 데이터 신호와 스트로브 신호의 위상을 동일한 위상으로 하고, 입력측 회로에 있어서, 출력측 회로로부터 출력된 동일 위상의 데이터 신호와 스트로브 신호를 입력하고, 제 2 위상 시프트 회로는 스트로브 신호를 제 1 값으로 위상 시프트하여 샘플링 회로에 출력하는 구성으로 해도 된다.
본 발명에 관한 인터페이스 회로에 있어서, 출력측 회로의 테스트시에, 상기 출력측 회로에 있어서, 제 1 위상 시프트 회로는 데이터 신호와 스트로브 신호 사이의 위상을 제 1 값으로 하고, 입력측 회로에 있어서, 제 2 위상 시프트 회로는 스트로브 신호의 위상 시프트를 0 으로 하는 구성으로 해도 된다.
본 발명에 관한 인터페이스 회로에 있어서, 데이터 신호와 스트로브 신호는, DDR SDRAM 의 데이터 신호 (DQ) 와 데이터 스트로브 신호 (DQS) 로 해도 된다. 이 경우, 통상 동작시에, 출력측 회로에 있어서, 제 1 위상 시프트 회로는 데이터 신호와 스트로브 신호의 위상차가 90 도가 되도록 설정하고, 입력측 회로에 있어서, 제 2 위상 시프트 회로는 입력된 스트로브 신호의 위상을 90 도 위상 시프트시켜 상기 샘플링 회로에 출력하고, 입력측 회로의 테스트시에, 출력측 회로에 있어서, 제 1 위상 시프트 회로는 데이터 신호와 스트로브 신호의 위상을 동일한 위상으로 하고, 입력측 회로에 있어서, 출력측 회로로부터 출력된 동일 위상의 데이터 신호와 스트로브 신호를 입력하고, 제 2 위상 시프트 회로에 있어서, 입력된 스트로브 신호를 90 도 위상 시프트시키는 구성으로 해도 된다.
본 발명에 관한 인터페이스 회로에 있어서, 출력측 회로의 테스트시에, 상기 출력측 회로에 있어서, 제 1 위상 시프트 회로는 데이터 신호와 스트로브 신호의 위상차가 90 도가 되도록 설정하고, 입력측 회로에 있어서, 출력측 회로로부터 출력된 동일 위상의 데이터 신호와 스트로브 신호를 입력하고, 제 2 위상 시프트 회로는 입력된 스트로브 신호의 위상 시프트를 0 으로 한다.
발명을 실시하기 위한 최선의 형태
상술한 본 발명에 관하여 더욱 상세하게 설명하기 위해 첨부 도면을 참조하여 설명한다. 도 1 은, 본 발명의 일 실시형태의 구성을 나타내는 도면이다. 도 1 을 참조하면, 본 발명의 일 실시형태에 관한 회로는, 도시하지 않은 DDR SDRAM 과 데이터 교환을 행하는 인터페이스 회로이고, 데이터 (DQ), 데이터 스트로브 신호 (DQS) 의 출력측에 있어서, 위상 시프트 회로 (20) 는 제어회로 (10) 로부터의 위상 전환 제어 신호에 기초하여 출력 데이터 (DQ) 의 샘플링 클록의 위상 시프트량을 90 도 또는 180 도로 전환하는 기능을 구비한다.
예를 들어, DDR SDRAM 으로의 데이터 출력시에는, 위상 시프트 회로 (20) 는, 출력 데이터 (DQ) 의 샘플링 클록의 위상 시프트량을 90 도로 하고, 데이터 스트로브 신호 (DQS) 의 샘플링 클록의 위상 시프트량을 180 도로 하여, DQS 를 DQ 보다 90 도 지연시킨다.
루프백 테스트에 의한 출력측의 기능 테스트시에도, 위상 시프트 회로 (20) 는, 출력 데이터 (DQ) 의 샘플링 클록의 위상 시프트량을 90 도로 한다. 위상 시프트 회로 (20) 에 있어서, 데이터 스트로브 신호 (DQS) 의 샘플링 클록의 위상 시프트량은 180 도로 고정된다. 이에 의해, DQS 를 DQ 보다 90 도 지연시킨다.
루프백 테스트에 의한 입력측 기능 테스트시에는, 위상 시프트 회로 (20) 는, 출력 데이터 (DQ) 의 샘플링 클록의 위상 시프트량을 180 도로 한다. 위상 시프트 회로 (20) 에 있어서, 데이터 스트로브 신호 (DQS) 의 샘플링 클록의 위상 시프트량은 180 도가 된다. 이에 의해, 동일 위상의 DQ, DQS 를 출력한다.
또한, 입력측에 있어서, 위상 시프트 회로 (30) 는, 제어회로 (10) 로부터의 위상 전환 제어 신호에 기초하여, 입력 버퍼 (17) 에 입력된 데이터 스트로브 신호 (DQS) 에 대하여 90 도 위상 시프트와 0 도 (위상 시프트 없음) 을 전환 제어한다.
예를 들어, 통상 동작시에는, 위상 시프트 회로 (30) 는, DDR SRDAM 으로부터의 데이터 스트로브 신호 (DQS) 를 90 도 위상 시프트하여 샘플링 회로 (40) 에 출력한다. 또한, 루프백에 의한 입력측의 기능 테스트시에, 출력측으로부터 동일 위상의 DQ, DQS 가 출력되고, 이들을 각각 입력 버퍼 (16, 17) 에서 받는 경우, 위상 시프트 회로 (30) 는 DQS 를 90 도 위상 시프트하여 샘플링 회로 (40) 에 출력한다.
루프백에 의한 출력측의 기능 테스트에 있어서, DQ 와 DQ 보다 90 도 위상을 지연시킨 DQS 가 출력측으로부터 출력되는 경우 이들을 각각 입력 버퍼 (16, 17) 에서 수신하고, 위상 시프트 회로 (30) 에서는 데이터 스트로브 신호 (DQS) 의 위상 시프트량을 0 으로 하여 샘플링 회로 (40) 에 출력한다.
또, 특별히 제한되지 않지만, 제어회로 (10) 는, 패턴 데이터를 생성하는 패턴 제네레이터와, 루프백으로 입력한 패턴 데이터를 기대치와 비교하는 검사기를 가지며, 루프백에 의한 셀프 테스트를 행하는 BIST (Built-In Self Test) 회로로서 구성해도 된다.
또한, 특별히 제한되지 않지만, 도 1 에 있어서, 래치 회로 (12, 13) 에 입력되는 데이터 신호 (DQ), 데이터 스트로브 신호 (DQS) 는, 인터페이스가 접속하는 도시하지 않은 메모리 컨트롤러 (도시하지 않은 CPU 의 제어를 받는다) 로부터 공급되는 것으로 한다. 또는, 래치 회로 (12, 13) 에 입력되는 DQ, DQS 를, 테스 트시에 제어회로 (10) 로부터 출력하도록 해도 된다.
입력측의 기능 테스트에 관하여 설명한다. 입력측의 위상 시프트 회로 (30), 샘플링 회로 (40) 등을 테스트하기 위해, 출력측의 위상 시프트 회로 (20) 에 있어서, 데이터 신호 (DQ) 와 데이터 스트로브 신호 (DQS) 의 위상을 함께 출력한다. 이 경우, 데이터 신호 (DQ) 의 샘플링용 클록을 180 도 위상 시프트시켜, 데이터 스트로브 신호 (DQS) 와 동일 위상으로 하여 출력한다. 래치 회로 (12, 13) 는, 데이터 신호 (DQ), 데이터 스트로브 신호 (DQS) 를 각각 위상 시프트 회로 (20) 로부터의 동일 위상의 샘플링 클록 (입력 클록으로부터 모두 180 도 위상이 시프트되어 있다) 으로 샘플링하고, 동일 상 (相) 의 데이터 신호 (DQ) 와 데이터 스트로브 신호 (DQS) 는, 출력 버퍼 (14) 와 출력 버퍼 (15) 로부터 각각 입력측으로 반환되어 입력 버퍼 (16) 와 입력 버퍼 (17) 에 각각 입력되고, 데이터 스트로브 신호 (DQS) 는 위상 시프트 회로 (30) 에서 90 도 위상 시프트되고, 그 90 도 위상 시프트한 데이터 스트로브 신호 (DQS) 를 사용하여 샘플링 회로 (40) 에서 출력 버퍼 (16) 로부터의 데이터 신호 (DQ) 가 샘플된다.
다음으로, 출력측의 기능 테스트에 관하여 설명한다. 출력측 기능을 테스트하기 위해, 제어회로 (10) 는 입력측의 데이터 스트로브 신호 (DQS) 의 위상 시프트를 하지 않도록 위상 시프트 회로 (30) 를 제어한다. 위상 시프트 회로 (30) 에서의 위상 시프트량은 0 도가 된다.
출력측의 위상 시프트 회로 (20) 는, 데이터 샘플링 클록의 위상 시프트량을 90 도로 설정하고, 데이터 스트로브 신호 (DQS) 의 위상 시프트량은 180 도로 고정 되어 있기 때문에, 데이터 신호 (DQ) 에 대하여 미리 90 도 위상 시프트된 데이터 스트로브 신호 (DQS) 가 출력 버퍼 (15) 로부터 출력된다. 출력 버퍼 (14) 와 출력 버퍼 (15) 로부터 각각 출력된 데이터 신호 (DQ) 와 데이터 스트로브 신호 (DQS) 는 각각 입력 버퍼 (16) 와 입력 버퍼 (17) 에 입력된다. 입력 버퍼 (17) 로부터 출력되는 데이터 스트로브 신호 (DQS) 는 위상 시프트 회로 (30) 에 입력되지만, 그 위상은 시프트되지 않고 샘플링 회로 (40) 에 출력된다. 샘플링 회로 (40) 에서는, 루프백된 데이터 신호 (DQ) 를 출력측의 위상 시프트 회로 (20) 에서 미리 90 도 위상 시프트된 데이터 스트로브 신호 (DQS) 에 응답하여 샘플한다.
이와 같이, 본 발명에 있어서는, 위상 시프트 회로 (30) 에 위상 시프트시키지 않은 모드를 추가하여, 입력측 또는 출력측의 위상 기능의 루프백 테스트를 가능하게 한다. 이 때문에, DDR 과 같이 입력과 출력에서 데이터와 스트로브가 상이한 위상의 인터페이스의 테스트에 있어서, 저렴한 저속 테스터로 고속 루프백 시험을 행할 수 있다. 이하 실시예에 의거하여 설명한다.
실시예
도 2 는, 본 발명의 일 실시예의 반도체 장치의 구성을 나타내는 도면이고, DDR SDRAM 의 인터페이스 회로에서의 DQ, DQS 의 출력측과 입력측의 구성이 나타나 있다. 도 2 에 있어서, 회로내에 탑재되는 BIST 회로 (100) 는 의사 랜덤 이진 시퀀스를 생성하는 PRBS (Pseudo Random Bit Sequence) 발생 회로 (패턴ㆍ제네레이터; 101) 와, 루프백으로 출력 버퍼로부터 입력 버퍼로 반환하여 입력된 패턴을 기대치 패턴과 비교하는 PRBS 기대치 대조 회로 (검사기; 102) 를 구비하여, PRBS 발생 회로 (101) 와 PRBS 기대치 대조 회로 (102) 에서 루프백 패스를 검증한다.
반도체 장치의 내부 논리로부터의 데이터와, PRBS 발생 회로 (101) 로부터의 패턴 데이터를 받는 셀렉터 (111) 는, 통상 동작시에는 반도체 장치의 내부 논리로부터의 데이터를 선택하고, 테스트시에 PRBS 발생 회로 (101) 로부터의 패턴을 선택한다.
출력측에 있어서, WDLL (Write Delay Lock Loop; 120) 는, 시스템 록 신호 (clk; 「코어 클록」이라고도 함) 를 입력하고 (도 3 의 DDR SDRAM 의 클록 (CK) 은 시스템 록 신호 (clk) 에 동기하고 있음), BIST 회로 (100) 로부터의 위상 전환 제어 신호를 수신하여 데이터 (DQ) 와 데이터 스트로브 신호 (DQS) 의 샘플링 클록의 위상을 제어한다. 또한, WDLL (120) 로부터의 클록 신호에 응답하여, 셀렉터 (111) 로부터 출력되는 데이터 신호를 샘플링하는 래치 회로 (112) 와, 래치 회로 (112) 의 출력을 입력하여 데이터 신호의 입출력 단자 (DQ; 105) 에 출력하는 출력 버퍼 (114) 와, WDLL (120) 로부터 출력되는 클록 신호에 응답하여 데이터 스트로브 신호 (DQS) 를 샘플링하는 래치 회로 (113) 와, 래치 회로 (113) 의 출력을 입력하여 데이터 스트로브 신호의 입출력 단자 (DQS; 106) 에 출력하는 출력 버퍼 (115) 를 구비하고 있다. 또, 래치 회로 (113) 에 입력되는 데이터 스트로브 신호 (DQS) 는, 통상 동작시에는 도시하지 않은 컨트롤러측으로부터 공급되지만, 테스트시에는 BIST 회로 (100) 에서 생성하여 공급하도록 셀렉터 (미도시) 에 의해 전환 제어하는 구성으로 해도 된다.
입력측은, 출력 버퍼 (114) 의 출력과 단자 (105) 에 입력단이 접속된 입력 버퍼 (116) 와, 출력 버퍼 (115) 의 출력과 단자 (106) 에 입력단이 접속된 입력 버퍼 (117) 와, 입력 버퍼 (117) 의 출력을 입력하는 RDLL (Read Delay Lock Loop; 130) 와, 입력 버퍼 (116) 의 출력을 RDLL (130) 의 출력 클록으로 샘플링하는 리드 FIFO (First In First Out; 140) 와, 클록 (clk) 을 입력으로 하여, 기본 위상 조정 신호를 생성하는 MDLL (Master Delay Lock Loop; 150) 를 구비하고 있다.
본 실시예에 있어서는, 도 1 의 위상 시프트 회로 (20, 30) 로서, WDLL (120), RDLL (130) 의 DLL 회로를 사용하고 있다. 본 실시예에서 사용되는 DLL 회로는, 위상 지연량이 선택가능한 임의의 공지 회로 구성을 사용할 수 있고, 예를 들어, 출력 신호의 지연 시간이 가변인 지연 회로와, 출력 신호를 귀환 입력하여 지연 회로로의 입력 신호와의 위상을 비교하는 위상 비교기와, 위상 비교기에서의 위상 비교 결과에 따라 출력 신호와 입력 신호의 위상이 소정의 관계 (예를 들어 90 도, 180 도, 또는 지연 없음) 가 되도록, 지연 회로의 출력 탭을 선택하는 등, 출력 신호의 지연을 가변으로 제어하는 선택 제어 회로를 구비하여 구성된다. 클록의 위상을 원하는 값으로 설정할 수 있는 회로라면, 위상 인터포레이터 등, 임의의 회로 구성을 사용할 수 있다.
RDLL (130) 는, BIST 회로 (100) 로부터의 위상 전환 제어 신호에 기초하여 위상 90 도/0 도만큼 전환한다. RDLL (130) 의 가산기 (Adder) 는, MDLL (150) 으로부터의 기본 위상 조정 신호 (RDLL 에 입력되는 기준 클록) 와, 장치 외부로부터 설정 입력되는 RDLL 위상 미조 신호 (미세 조정을 위한 신호) 를 가산하여, 가 산 결과에 따라 위상 시프트량을 동기 제어한다. 위상 시프트량이 0 인 경우, RDLL 은 입력되는 신호와 동일 위상의 신호를 출력하도록 귀환 제어한다.
WDLL (120) 의 가산기 (Adder) 는, WDLL 위상 미조 신호 (WDLL 에 입력되는 기준 클록) 와 기본 위상 조정 신호를 가산한다.
도 2 를 참조하여 본 실시예의 동작을 설명한다. 먼저, 통상 동작에 관하여 설명한다.
통상 동작의 라이트시에, 셀렉터 (111) 는 내부 논리로부터의 데이터를 선택한다. WDLL (120) 는, 데이터 샘플용의 클록으로서 90 도 위상 시프트하여 출력한다. WDLL (120) 는, DQS 샘플용의 클록으로서 180 도 위상 시프트하여 출력한다. 통상 동작시에, 라이트 데이터 신호 (DQ) 와, 이 라이트 데이터 신호 (DQ) 에 대하여 90 도 위상 시프트한 데이터 스트로브 신호 (DQS) 가 DDR SDRAM 에 공급된다.
또한, 통상 동작의 리드시에, DDR SDRAM 로부터 동일 상 (相) 의 데이터 신호 (리드 데이터; DQ) 와 데이터 스트로브 신호 (DQS) 가, 입력 버퍼 (116) 와 입력 버퍼 (117) 에 각각 입력된다. RDLL (130) 는 입력 버퍼 (117) 로부터 출력된 데이터 스트로브 신호 (DQS) 를 90 도 위상 시프트하여 출력하고, 리드 FIFO (140) 는 RDLL (130) 로부터의 데이터 스트로브 신호를 샘플링 클록으로서 리드 데이터를 샘플한다. 샘플된 데이터는, 컨트롤러 (미도시) 를 통하여 CPU (미도시) 에 공급된다.
다음으로, BIST 회로 (100) 에 의한 루프백 테스트의 동작에 관하여 설명한 다.
입력측의 기능 테스트를 행하는 경우, 입력측의 RDLL (130) 의 90 도 시프트 기능, 리드 FIFO (140) 의 기능을 테스트하기 위해, BIST (100) 는 위상 전환 제어 신호를 WDLL (120) 에 출력하고, WDLL (120) 는 데이터 (DQ) 와 데이터 스트로브 신호 (DQS) 의 위상을 함께 출력하도록 제어한다.
구체적으로는, WDLL (120) 에 있어서, DQS 의 위상을 180 도 (클록에 대해 180 도), DQ 의 위상을 180 도로 한다. 그리고, BIST 회로 (100) 는, 위상 전환 제어 신호를 RDLL (130) 에 공급하고, RDLL (130) 의 위상 시프트를 90 도로 한다. 동일 상 (相) 의 DQ/DQS 는, 출력 버퍼 (114, 115) 로부터 각각 입력 버퍼 (116, 117) 에 입력되고, RDLL (130) 로 DQS 를 90 도 시프트한 클록으로 리드 FIFO (140) 에 샘플된다. 리드 FIFO (140) 로부터의 데이터를 수취한 PRBS 기대치 대조 회로 (102) 는, 기대치 패턴과 비교하여 일치하는 경우 정상 (Pass) 을 출력한다.
또한, 출력측의 기능 테스트를 행하는 경우, BIST 회로 (100) 는 위상 전환 제어 신호를 RDLL (130) 에 출력하고, RDLL (130) 의 위상 시프트를 0 도로 하여, 입력 버퍼 (117) 로부터의 데이터 스트로브 신호 (DQS) 의 위상 시프트하지 않도록 한다. 출력측에서 미리 데이터 신호 (DQ) 에 대해 90 도 위상 시프트된 데이터 스트로브 신호 (DQS) 가 입력측에 루프백되어 리드 FIFO (140) 에 샘플된다.
또한, 상기 실시예에서 설명한 DQ, DQS 의 위상 시프트량의 출력측과 입력측에서의 전환은 어디까지나 일례를 나타낸 것이며, 본 발명은 이러한 구성으로 제한 되는 것은 물론 아니다. 예를 들어, 출력측에서 DQ, DQS 의 위상을 클록 (CLK) 에 대해 모두 180 도로 하여 위상을 함께 출력하고 있지만, 180 도 이외의 동일 위상 A (단, A>90) 로 설정해도 된다. 이 경우, WDLL (120) 에 있어서, 데이터 (DQ) 의 샘플링용 클록의 위상 시프트량의 전환은 A-90 과 A 가 된다.
본 실시예에 의하면, 위상 시프트를 행하는 WDLL (120) 에 위상의 전환 기능, RDLL (130) 에 위상 시프트시키지 않은 모드를 추가하고, 입력측 또는 출력측만의 위상 기능의 테스트를 루프백함으로써 가능하게 한다. 이 때문에, DDR SDRAM 과 같이, 입력과 출력에서 데이터와 스트로브가 상이한 위상의 인터페이스의 테스트에 있어서, 저렴한 저속 테스터를 사용하여 고속 루프백 시험을 행할 수 있다. 또, 테스트 레이트가 저속인 테스터를 사용하여, 인터페이스의 고속 루프백 시험을 행하는 경우, 피 시험 디바이스 (DUT) 인 인터페이스의 동작 주파수가 고속이기 때문에, 테스터로부터 공급되는 클록을, 테스터의 로드 보드상의 시험 지그에 탑재된 멀티플라이 회로 (multiply circuit) 에서 주파수 멀티플라이한 다음 피 시험 디바이스 (DUT) 인 인터페이스에 공급하도록 해도 된다.
상기 실시예에서는, 출력측에 있어서, 데이터 스트로브 신호 (DQS) 의 위상 시프트량을 180 도로 고정하고, 데이터 (DQ) 의 위상 시프트량을 90 도 또는 180 도로 전환하는 구성으로 했지만, 데이터 (DQ) 의 위상 시프트량을 90 도로 고정하고, 데이터 스트로브 신호 (DQS) 를 90 도 또는 180 도로 전환하는 구성으로 해도 된다. 또 상기 실시예에서는, 입력측의 RDLL 에 있어서, 데이터 스트로브 신호 (DQS) 의 위상 시프트량을 90 도 또는 0 도로 전환하는 구성으로 했지만, 본 발명 은 이러한 구성으로만 제한되는 것은 아니다. 예를 들어 데이터 스트로브 신호 (DQS) 의 위상 시프트량을 고정값 A(A>90) 으로 하고, 데이터 신호의 위상 시프트량을 A-90, A 로 해도 된다.
그리고, 상기 실시예에서는, 리드시에 DQ 와 DQS 의 위상이 동일, 라이트시에 DQ, DQS 의 위상차가 90 도인 DDR SDRAM 의 인터페이스 회로를 예로 설명했지만, 본 발명은 DDR SDRAM 의 인터페이스에 제한되는 것이 아니다. 즉, 데이터 신호와 대향 장치에서의 데이터의 샘플 타이밍을 규정하는 스트로브 신호의 위상이 입력과 출력에서 상이한 임의의 경우 (입력 : 0 도, 출력 : 90 도 이외의 경우) 에도 당연히 동일하게 하여 적용할 수 있다. 또한, 도 1 의 위상 시프트 회로 (20) 에 있어서 2 개 이상의 위상 시프트량 중에서 1 개를 선택하고, 위상 시프트 회로 (30) 에 있어서 2 개 이상의 위상 시프트량 중에서 1 개를 선택하는 구성으로 해도 된다.
이상, 본 발명을 상기 실시예에 의거하여 설명했지만, 본 발명은 상기 실시예의 구성으로만 제한되는 것은 아니며, 본 발명의 범위내에서 당업자라면 이룰 수 있는 각종 변형, 수정을 당연히 포함한다.
본 발명에 의하면, DDR SDRAM 의 인터페이스 등과 같이, 데이터와 그 데이터를 샘플링하기 위한 스트로브 신호의 위상 관계가 입력과 출력에서 상이한 인터페이스에 있어서, 입력과 출력의 데이터와 스트로브 신호의 위상을 조정함으로써 루프백 시험을 가능하게 한다.

Claims (10)

  1. 데이터 신호와, 그 데이터 신호의 샘플링의 타이밍을 규정하는 스트로브 신호의 입력과 출력을 행하고, 상기 데이터 신호와 상기 스트로브 신호 사이의 위상 관계가 입력과 출력에서 서로 다른 사양의 인터페이스 회로로서,
    상기 데이터 신호와 상기 스트로브 신호를 출력하는 측에, 입력되는 위상 전환 제어 신호에 기초하여, 출력하는 데이터 신호와 출력하는 스트로브 신호의 적어도 한쪽의 위상 시프트량을 가변시켜, 상기 출력하는 데이터 신호와 상기 출력하는 스트로브 신호 사이의 위상차를 전환 제어하는 회로; 및
    상기 데이터 신호와 상기 스트로브 신호를 입력하는 측에, 상기 위상 전환 제어 신호에 기초하여, 입력된 데이터 신호와 입력된 스트로브 신호의 적어도 한쪽의 위상 시프트량을 가변시켜, 상기 입력된 데이터 신호와 상기 입력된 스트로브 신호 사이의 위상차를 전환 제어하는 회로를 구비하는 것을 특징으로 하는 인터페이스 회로.
  2. 데이터 신호와, 그 데이터 신호의 샘플링의 타이밍을 규정하는 스트로브 신호의 입력과 출력을 행하고, 상기 데이터 신호와 상기 스트로브 신호의 위상 관계가 입력과 출력에서 서로 다른 사양의 인터페이스 회로로서,
    상기 데이터 신호와 상기 스트로브 신호를 출력하는 출력측 회로가, 입력되는 위상 전환 제어 신호에 기초하여, 적어도 2 개의 위상 시프트량 중에서 1 개를 선택하여 상기 데이터 신호를 위상 시프트시키고, 상기 스트로브 신호를 미리 정해 진 위상 시프트량으로 위상 시프트시키는 제 1 위상 시프트 회로;
    상기 데이터 신호와 상기 스트로브 신호를 입력하는 입력측 회로가, 상기 위상 전환 제어 신호에 기초하여, 적어도 2 개의 위상 시프트량 중에서 1 개를 선택하여, 입력된 상기 스트로브 신호를 위상 시프트시키는 제 2 위상 시프트 회로; 및
    상기 제 2 위상 시프트 회로로부터 출력되는 스트로브 신호에 응답하여, 입력된 데이터 신호를 샘플링하는 샘플링 회로를 구비하는 것을 특징으로 하는 인터페이스 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 위상 시프트 회로는,
    통상 동작의 라이트 및 리드시에는, 상기 데이터 신호와 상기 스트로브 신호의 출력 및 입력의 미리 정해진 위상 관계에 대응하여 규정되는 위상 시프트량을 각각 선택하고,
    테스트시에는, 테스트 내용에 대응하여 상기 위상 전환 제어 신호에 지정되는 위상 시프트량을 선택하고, 상기 출력측 회로로부터의 데이터 신호와 스트로브 신호의 상기 입력측 회로로의 루프백에 의해, 상기 입력측 회로에서의 데이터 신호와 스트로브 신호의 위상 관계가 바르게 동작하는지, 또는 상기 출력측 회로에서의 데이터 신호와 스트로브 신호의 위상 관계가 바르게 동작하는지, 또는 상기 입력측 회로에서의 데이터 신호와 스트로브 신호의 위상 관계와 상기 출력측 회로에서의 데이터 신호와 스트로브 신호의 위상 관계가 모두 바르게 동작하는지를 검증할 수 있는 것을 특징으로 하는 인터페이스 회로.
  4. 제 2 항에 있어서,
    통상 동작의 라이트시에, 상기 출력측 회로에 있어서, 상기 제 1 위상 시프트 회로는 상기 데이터 신호와 상기 스트로브 신호 사이의 위상차가 미리 정해진 제 1 값이 되도록 상기 데이터 신호를 위상 시프트하고,
    통상 동작의 리드시에, 상기 입력측 회로에 있어서, 상기 제 2 위상 시프트 회로는 입력된 상기 스트로브 신호를 상기 제 1 값으로 위상 시프트하여 상기 샘플링 회로에 출력하고,
    상기 입력측 회로의 테스트시에는, 상기 출력측 회로에 있어서, 상기 제 1 위상 시프트 회로는, 상기 데이터 신호와 상기 스트로브 신호의 위상을 동일한 위상으로 하고, 상기 입력측 회로에 있어서, 상기 출력측 회로로부터 출력된 동일 위상의 데이터 신호와 스트로브 신호를 입력하고, 상기 제 2 위상 시프트 회로는 상기 스트로브 신호를 상기 제 1 값으로 위상 시프트하여 상기 샘플링 회로에 출력하는 것을 특징으로 하는 인터페이스 회로.
  5. 제 4 항에 있어서,
    상기 출력측 회로의 테스트시에, 상기 출력측 회로에 있어서, 상기 제 1 위상 시프트 회로는 상기 데이터 신호와 상기 스트로브 신호 사이의 위상차를 상기 제 1 값으로 하고, 상기 입력측 회로에 있어서, 상기 제 2 위상 시프트 회로는, 입력된 상기 스트로브 신호의 위상 시프트량을 0 으로 하는 것을 특징으로 하는 인터페이스 회로.
  6. 제 2 항에 있어서,
    상기 데이터 신호와 상기 스트로브 신호는, DDR SDRAM (Double Data Rate Synchronous DRAM) 의 데이터 신호와 데이터 스트로브 신호이고,
    통상 동작의 라이트시에, 상기 출력측 회로에 있어서, 상기 제 1 위상 시프트 회로는 상기 데이터 신호와 상기 스트로브 신호의 위상차가 90 도가 되도록 설정하고,
    통상 동작의 리드시에, 상기 입력측 회로에 있어서, 상기 제 2 위상 시프트 회로는 입력된 스트로브 신호의 위상을 90 도 위상 시프트시켜 상기 샘플링 회로에 출력하고,
    상기 입력측 회로의 테스트시에, 상기 출력측 회로에 있어서, 상기 제 1 위상 시프트 회로는 상기 데이터 신호와 상기 스트로브 신호의 위상을 동일한 위상으로 하고, 상기 입력측 회로에 있어서, 상기 출력측 회로로부터 출력된 동일 위상의 데이터 신호와 스트로브 신호를 입력하고, 상기 제 2 위상 시프트 회로는 상기 입력된 스트로브 신호를 90 도 위상 시프트시키는 것을 특징으로 하는 인터페이스 회로.
  7. 제 2 항 또는 제 6 항에 있어서,
    상기 출력측 회로의 테스트시에, 상기 출력측 회로에 있어서, 상기 제 1 위상 시프트 회로는 상기 데이터 신호와 상기 스트로브 신호의 위상차가 90 도가 되 도록 설정하고, 상기 입력측 회로에 있어서, 상기 출력측 회로로부터 출력된 동일 위상의 데이터 신호와 스트로브 신호를 입력하고, 상기 제 2 위상 시프트 회로는 입력된 상기 스트로브 신호의 위상 시프트를 0 으로 하는 것을 특징으로 하는 인터페이스 회로.
  8. 제 2 항에 있어서,
    상기 제 1 및 제 2 위상 시프트 회로의 적어도 1 개는, 지연 동기 루프 회로로 이루어진 것을 특징으로 하는 인터페이스 회로.
  9. 제 2 항에 있어서,
    테스트 패턴을 생성하는 패턴 생성 회로를 구비하고, 테스트시에는, 상기 패턴 생성 회로로부터의 테스트 패턴이 상기 데이터 신호로서 위상 시프트되어 상기 출력측 회로로부터 상기 입력측 회로에 루프백되고,
    상기 입력측 회로의 상기 샘플링 회로에서 샘플된 데이터를 입력하여 기대치 패턴과 비교하는 대조 회로를 구비하는 것을 특징으로 하는 인터페이스 회로.
  10. 제 1 항, 제 4 항, 제 6 항, 제 8 항 또는 제 9 항 중 어느 한 항에 기재된 인터페이스 회로를 구비한 반도체 장치.
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