KR20030037588A - 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법 - Google Patents

동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법 Download PDF

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동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법이 개시된다. 본 발명에 따른 동기식 반도체 메모리 장치의 데이터 입력 회로는 데이터 스트로브 신호의 위상이 클락 신호의 위상 보다 리드 또는 래그하는 지를 검출하는 검출 수단과, 리드하면, 상기 데이터 스트로브 신호를 제1 지연시간 만큼 지연시키고, 래그하면, 상기 데이터 스트로브 신호를 제2 지연시간 만큼 지연시키는 지연 수단과, 상기 지연 수단의 출력 신호에 응답하여, 상기 데이터 스트로브 신호에 의해 페취된 제1 입력 데이터 신호를 상기 클락 신호에 동기시켜 제2 입력 데이터 신호를 발생하는 데이터 입력 수단을 구비한다.
본 발명의 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법은 클락 신호의 주파수가 고주파수인 경우에 있어서 입력 데이터 신호를 클락 신호에 효과적으로 동기시킬 수 있다.

Description

동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법{Data input circuit and data input method for synchronous semiconductor memory device}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 특히 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법에 관한 것이다.
컴퓨터 시스템에서 메인 메모리로 사용되는 반도체 메모리 장치는 메모리 셀로/로부터 데이터를 입/출력함으로써 그 역할을 수행한다. 이러한 반도체 메모리 장치의 데이터 입/출력 속도는 컴퓨터 시스템의 동작속도를 결정하는 매우 중요한 요소가 된다. 이에 따라, 반도체 메모리 장치의 동작 속도를 향상시키기 위한 연구가 계속되고 있다.
이러한 연구의 결과로 탄생된 제품이 컴퓨터 시스템으로부터 발생하는 클락 신호에 동기시켜 내부 회로들이 제어되는 동기식 반도체 메모리 장치(SDRAM:Synchronous DRAM)이다. SDRAM은 단일 데이터 율 SDRAM(SDR SDRAM:Single Data Rate SDRAM)과 이중 데이터 율 SDRAM(DDR SDRAM:Double Data Rate SDRAM)으로 분류될 수 있다. SDR SDRAM은 외부 클락 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 응답하여, 외부 클락 신호의 한 주기 동안에 1개의 데이터가 입력 또는 출력된다. 반면에 DDR SDRAM은 외부 클락 신호의 상승 에지와 하강 에지에 응답하여, 외부 클락 신호의 한 주기 동안에 2개의 데이터가 입력 또는 출력된다. 즉, DDR SDRAM의 대역폭(band width)은 SDR SDRAM의 대역폭과 비교하면, 최대 2배가 될 수 있다.
DDR SDRAM에 입력/출력되는 데이터 신호의 윈도우(window)는 SDR SDRAM에 입력/출력되는 데이터 신호의 윈도우와 비교하면 작기 때문에, 입력/출력 데이터 신호를 페취(fetch)해주는 데이터 스트로브 신호(data strobe signal)가 필요하다. 그래서, DDR SDRAM은 데이터 스트로브 신호가 입력되는 별도의 외부 핀이 추가된다.
도 1은 종래의 동기식 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블락 다이어그램이다. 도 1을 참조하면, 데이터 입력 회로(100)는 데이터 입력 버퍼(110), 데이터 지연 회로(112), 데이터 페취 회로(120), 동기 회로(140), 데이터 스트로브 버퍼(160), 제1 지연 회로(162), 제2 지연 회로(164), 클락 입력 버퍼(180) 및 오토 펄스 발생 회로(182)를 구비한다. 외부 입력 데이터 신호(DIN), 외부 데이터 스트로브 신호(DS) 및 외부 클락 신호(CLK)는 각각 데이터 입력 버퍼(110), 데이터 스트로브 버퍼(160) 및 클락 입력 버퍼(180)에 인가된다.
데이터 입력 회로(100)의 동작을 설명하면, 다음과 같다. 내부 데이터 스트로브 신호(PDSD1)에 의해 페취된 내부 직렬 데이터 신호(PDIND)는 내부 병렬 데이터 신호(DI_F, DI_S)로 변환된다. 내부 데이터 스트로브 신호(PDSD2)에 의해 페취되는 내부 병렬 데이터 신호(DI_F, DI_S)는 내부 클락 신호(PCLK2)에 동기되어, 내부 병렬 데이터 신호(DIN_F, DIN_S)로 변환된다.
외부 데이터 스트로브 신호와 외부 클락 신호(DS, CLK) 상호간의 위상차이는 외부 클락 신호(CLK)의 반 주기의 변화가 있을 수 있으며, 외부 클락 신호(CLK) 및 외부 데이터 스트로브 신호(DS) 상호간의 타이밍 마진(timing margin)을 나타내는 규격(tDQSS)은 두개의 경우로 분류될 수 있다. 첫 번째 경우는, 상기 규격(tDQSS)이 0.75*tCK인 경우(이하, tDQSS_MIN이라 한다)로서, 외부 데이터 스트로브 신호(DS)의 위상이 외부 클락 신호(CLK)의 위상 보다 tCK/4 가 리드(lead)하는 경우이고, 두 번째 경우는 상기 규격(tDSS)이 1.25*tCK인 경우(이하, tDQSS_MAX이라 한다.)로서, 외부 데이터 스트로브 신호(DS)의 위상이 외부 클락 신호(CLK)의 위상 보다 tCK/4 가 래그(lag)하는 경우이다. 여기서, tCK는 외부 클락 신호(CLK)의 주기이다.
도 2는 도 1의 데이터 입력 회로가 외부 클락 신호의 주기가 상대적으로 큰 경우에서 동작하는 것을 나타내는 타이밍 다이어그램이다. 도 2를 참조하면, 먼저 tDQSS_MIN 경우의 데이터 입력 회로(100)의 동작(CASE1)이 도시되고, 나중에 tDQSS_MAX 경우의 데이터 입력 회로(100)의 동작(CASE2)이 도시된다. 외부 입력 데이터 신호(DIN)상에는 데이터가 셋업(set-up)되는 데이터 셋업 시간(tDS) 및 데이터가 홀드(hold)되는 데이터 홀드 시간(tDH)이 도시된다. 그리고, 내부 병렬 데이터 신호(DII_F, DII_S)는 내부 데이터 스트로브 신호(PDSD2)에 의해 페취되는 내부 병렬 데이터 신호(DI_F, DI_S)가 변환된 내부 데이터 신호이다.
tDQSS_MIN의 경우, 외부 데이터 스트로브 신호(DS)의 위상이 외부 클락 신호(CLK)의 위상보다 tCK/4 가 리드(lead)하므로, 외부 데이터 스트로브 신호(DS)에 의해 페취된 외부 입력 데이터 신호(DIN)를 외부 클락 신호(CLK)에 동기시키기 위하여, 제2 내부 데이터 스트로브 신호(PDSD1)를 많이 지연하여 제3 내부 데이터 스트로브 신호(PDSD2)를 발생해야 한다. 따라서, 유효한(valid) 데이터 신호를 페취하기 위하여, 도 2에 도시된 지연 시간(T1)이 오른쪽 방향으로 증가해야 한다.
tDQSS_MAX인 경우, 외부 데이터 스트로브 신호(DS)의 위상이 외부 클락 신호(CLK)의 위상보다 tCK/4 가 래그(lag)하므로, 외부 데이터 스트로브 신호(DS)에 의해 페취된 외부 입력 데이터 신호(DIN)를 외부 클락 신호(CLK)에 동기시키기 위하여, 제2 내부 데이터 스트로브 신호(PDSD1)를 적게 지연하여 제3 내부 데이터 스트로브 신호(PDSD2)를 발생해야 한다. 따라서, 유효한 데이터 신호를 페취하기 위하여, 도 2에 도시된 시간(T2)이 왼쪽 방향으로 감소해야 한다.
그런데, 종래의 데이터 입력 회로(100)는 제2 내부 데이터 스트로브 신호(PDSD1)의 지연 시간을 한가지만 할 수 있으므로, 상기 설명된 tDQSS_MIN의 경우 및 tDQSS_MAX의 경우의 동작 특성들을 동시에 만족시킬 수 없다. 그리고, 외부 클락 신호(CLK)의 주기가 작은 경우(외부 클락 신호(CLK)의 주파수가 고주파수인 경우)는 상기 tDQSS_MIN의 경우 및 tDQSS_MAX의 경우의 동작 특성들이 더 악화될 수 있다. 즉, 상기 제2 내부 데이터 스트로브 신호(PDSD1)의 지연 시간은 주기 또는 주파수에 관계없이 물리적으로 일정하므로, 외부 클락 신호(CLK)의 주기가 작은 경우 지연 시간에 따른 타이밍 마진이 상대적으로 부족해진다.
도 3은 도 1의 데이터 입력 회로가 외부 클락 신호(CLK)의 주기가 작은 경우에서 동작하는 것을 나타내는 타이밍 다이어그램이다. 즉, 도 3은 종래의 데이터입력 회로(100)의 동작에 있어서, 페일(fail)이 발생되는 것을 보여준다.
tDQSS_MIN의 경우(CASE1), 공정(process), 전압 및 온도의 변화로 인해 제2 내부 데이터 스트로브 신호(PDSD1)의 지연 시간을 나타내는 시간(T1)이 감소하여, 내부 병렬 데이터 신호(DIN0, DIN1)가 발생되지 않을 수 있다.
tDQSS_MAX의 경우(CASE2), 공정(process), 전압 및 온도의 변화로 인해 제2 내부 데이터 스트로브 신호(PDSD1)의 지연 시간을 나타내는 시간(T2)이 증가하여, 무효인 데이터(invalid data)가 발생할 수 있다.
본 발명의 목적은 데이터 스트로브 신호와 클락 신호 상호간의 위상 관계에 따라 데이터 스트로브 신호의 지연 시간을 제어하여, 데이터 스트로브 신호에 의해 페취된 입력 데이터 신호를 클락 신호에 효과적으로 동기시키는 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 동기식 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블락 다이어그램이다.
도 2는 도 1의 데이터 입력 회로가 외부 클락 신호의 주기가 상대적으로 큰 경우에서 동작하는 것을 나타내는 타이밍 다이어그램이다.
도 3은 도 1의 데이터 입력 회로가 외부 클락 신호의 주기가 상대적으로 작은 경우에서 동작하는 것을 나타내는 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블락 다이어그램이다.
도 5는 도 4의 데이터 페취 회로 및 동기 회로를 상세히 나타내는 회로도이다.
도 6은 도 4의 검출 회로를 상세히 나타내는 회로도이다.
도 7은 도 4의 제2 지연 회로를 상세히 나타내는 회로도이다.
도 8은 도 4에 도시된 동기식 반도체 메모리 장치의 데이터 입력 회로가 외부 클락 신호의 주기가 작은 경우에서 동작하는 것을 나타내는 타이밍 다이어그램이다.
상기의 목적을 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치의 데이터 입력 회로는 데이터 스트로브 신호의 위상이 클락 신호의 위상 보다 리드 또는 래그하는 지를 검출하는 검출 수단과, 리드하면, 상기 데이터 스트로브 신호를 제1 지연시간 만큼 지연시키고, 래그하면, 상기 데이터 스트로브 신호를 제2 지연시간 만큼 지연시키는 지연 수단과, 상기 지연 수단의 출력 신호에 응답하여, 상기 데이터 스트로브 신호에 의해 페취된 제1 입력 데이터 신호를 상기 클락 신호에 동기시켜 제2 입력 데이터 신호를 발생하는 데이터 입력 수단을 구비하는 것을특징으로 한다.
바람직한 실시예에 따르면, 상기 데이터 스트로브 신호와 상기 클락 신호 상호간의 위상 차이의 최대 값은 상기 클락 신호의 주기의 4분의 1 이고, 상기 제1 지연 시간은 상기 제2 지연 시간 보다 크다.
상기의 목적을 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치의 데이터 입력 회로는 외부 입력 데이터 신호를 버퍼링하여, 제1 내부 입력 데이터 신호를 발생하는 데이터 입력 버퍼와, 외부 데이터 스트로브 신호를 버퍼링하여. 제1 내부 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼와, 외부 클락 신호를 버퍼링하여, 제1 내부 클락 신호 또는 제2 내부 클락 신호를 발생하는 클락 입력 버퍼와, 상기 제1 내부 입력 데이터 신호를 지연하여, 제2 내부 입력 데이터 신호를 발생하는 데이터 지연 회로와, 상기 제1 내부 데이터 스트로브 신호를 지연하여, 제2 내부 데이터 스트로브 신호를 발생하는 제1 지연 회로와, 상기 제1 내부 데이터 스트로브 신호의 위상이 상기 제1 내부 클락 신호의 위상 보다 리드 또는 래그하는 지를 검출하여, 검출 신호를 발생하는 검출 회로와, 상기 제2 내부 데이터 스트로브 신호에 동기되는 상기 제2 내부 입력 데이터 신호를 페취하여, 제1 병렬 데이터 신호를 발생하는 데이터 페취 회로와, 상기 검출 신호에 응답하여, 상기 제2 내부 데이터 스트로브 신호를 지연하여 제3 내부 데이터 스트로브 신호를 발생하는 제2 지연회로와, 상기 제3 내부 데이터 스트로브 신호 및 상기 제2 내부 클락 신호에 상기 제1 병렬 데이터 신호를 동기시켜, 제2 병렬 데이터 신호를 발생하는 동기 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 검출 회로는 상기 제1 내부 데이터 스트로브 신호에 응답하여, 상기 제1 내부 클락 신호를 전송하는 제1 전송 수단과, 상기 제1 전송 수단으로부터 전송된 상기 제1 내부 클락 신호를 래치하는 제1 래치 수단과, 상기 제1 내부 데이터 스트로브 신호에 응답하여, 상기 제1 래치 수단에 래치된 제1 내부 클락 신호를 전송하는 제2 전송 수단과, 상기 제2 전송 수단으로부터 전송된 제1 내부 클락 신호를 래치하는 제2 래치 수단과, 상기 제2 래치 수단에 래치된 제1 내부 클락 신호 및 상기 동기식 반도체 메모리 장치의 라이트 동작에 관련되는 내부 기입 신호를 논리곱하여, 상기 검출 신호를 발생하는 논리곱 회로를 구비한다.
바람직한 실시예에 따르면, 상기 제2 지연 회로는 상기 검출신호의 반전 신호 및 인버터 체인을 통하여 지연된 상기 제2 내부 데이터 스트로브 신호를 반전 논리곱하는 제1 NAND 게이트와, 상기 검출 신호 및 상기 인버터 체인을 통해 지연된 상기 제2 내부 데이터 스트로브 신호를 반전 논리곱하는 제2 NAND 게이트와, 상기 제2 NAND 게이트의 출력 신호 및 상기 제1 NAND 게이트의 출력 신호를 소정시간 지연한 신호를 논리곱하여, 상기 제3 내부 데이터 스트로브 신호를 발생하는 논리곱 회로를 구비한다.
상기의 목적을 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치의 데이터 입력 방법은 (a) 데이터 스트로브 신호의 위상이 클락 신호의 위상 보다 리드 또는 래그하는 지를 검출하는 검출 단계와, (b) 리드하면 상기 데이터 스트로브 신호를 제1 지연시간 만큼 지연시키고, 래그하면 상기 데이터 스트로브 신호를제2 지연시간 만큼 지연시키는 지연 단계와, (c) 상기 (b) 단계에서 지연된 데이터 스트로브 신호에 응답하여, 상기 (a) 단계의 데이터 스트로브 신호에 의해 페취된 제1 입력 데이터 신호를 상기 클락 신호에 동기시켜 제2 입력 데이터 신호를 발생하는 데이터 입력 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 데이터 스트로브 신호와 상기 클락 신호 상호간의 위상 차이의 최대 값은 상기 클락 신호의 주기의 4분의 1 이고, 상기 제1 지연 시간은 상기 제2 지연 시간 보다 크다.
이러한 본 발명의 본 발명의 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법은 클락 신호의 주파수가 고주파수인 경우에 있어서 입력 데이터 신호를 클락 신호에 효과적으로 동기시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블락 다이어그램이다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 데이터 입력 회로(400)는 데이터 입력 버퍼(410), 데이터 지연 회로(412), 데이터 페취 회로(420), 동기 회로(440), 데이터 스트로브 버퍼(460), 제1 지연 회로(462), 검출 회로(600), 제2 지연 회로(700), 클락 입력 버퍼(470) 및 오토 펄스 발생 회로(472)를 구비한다.
데이터 입력 버퍼(410)는 외부 입력 데이터 신호(DIN)를 버퍼링(buffering)하여, 제1 내부 입력 데이터 신호(PDIN)를 발생한다.
데이터 스트로브 버퍼(460)는 외부 데이터 스트로브 신호(DS)를 버퍼링하여, 제1 내부 데이터 스트로브 신호(PDS)를 발생한다.
클락 입력 버퍼(470)는 외부 클락 신호(CLK)를 버퍼링하여, 제1 내부 클락 신호(PCLK1)를 발생한다.
데이터 지연 회로(412)는 제1 내부 입력 데이터 신호(PDIN)를 지연하여, 제2 내부 입력 데이터 신호(PDIND)를 발생한다. 제1 지연 회로(462)는 제1 내부 데이터 스트로브 신호(PDS)를 지연하여, 제2 내부 데이터 스트로브 신호(PDSD1)를 발생한다. 데이터 지연 회로 및 제1 지연 회로(412, 462)는 제1 내부 입력 데이터 신호(PDIN)의 데이터 셋업 시간(tDS) 및 데이터 홀드 시간(tDH)을 최적화하기 위해 사용된다.
데이터 페취 회로(420)는 제2 내부 데이터 스트로브 신호(PDSD1)에 의해 제2 내부 입력 데이터 신호(PDIND)를 페취하여, 제1 병렬 데이터 신호(DI_F, DI_S)를 발생한다.
검출 회로(600)는 제1 내부 데이터 스트로브 신호(PDS), 제1 내부 클락 신호(PCLK1) 및 내부 기입 신호(PWR)에 응답하여, 제1 내부 데이터 스트로브 신호(PDS)와 제1 내부 클락 신호(PCLK1) 상호간의 위상 관계를 검출하는검출신호(DECT)를 발생한다. 내부 기입 신호(PWR)는 동기식 반도체 메모리 장치의 라이트 동작(write operation)이 수행될 때, 논리 "하이" 상태로서 발생되는 내부 신호이다.
제2 지연 회로(700)는 검출 신호(DECT)에 응답하여, 제2 내부 데이터 스트로브 신호(PDSD1)의 지연 시간을 달리하여 제3 내부 데이터 스트로브 신호(PDSD2)를 발생한다. 오토 펄스 발생 회로(452)는 제1 내부 클락 신호(PCLK1)에 응답하여, 오토 펄스(auto pulse)인 제2 내부 클락 신호(PCLK2)를 발생한다. 제2 지연 회로(450) 및 오토 펄스 발생 회로(472)는 제2 내부 데이터 스트로브 신호(PDSD1) 및 제1 내부 클락 신호(PCLK1) 상호간의 위상 관계를 조절하기 위해 사용된다.
동기 회로(440)는 제3 내부 데이터 스트로브 신호(PDSD2)에 의해 페취된 제1 병렬 데이터 신호(DI_F, DI_S)를 페취하고, 페취된 제1 병렬 데이터 신호(DI_F, DI_S)를 제2 내부 클락 신호(PCLK2)에 동기시켜 제2 병렬 데이터 신호(DIN_F, DIN_S)를 발생한다.
도 5는 도 4의 데이터 페취 회로 및 동기 회로를 상세히 나타내는 회로도이다.
데이터 페취 회로(420)는 인버터(421), 전송 게이트들(422, 424, 426) 및 래치 회로들(423, 425, 427)을 구비한다. 제2 내부 입력 데이터 신호(PDIND)는 제2 내부 데이터 스트로브 신호(PDSD1)에 의해 전송되어(422, 424, 426), 제1 병렬 데이터 신호(DI_F, DI_S)를 발생한다. 제1 병렬 데이터 신호(DI_F, DI_S)는 래치 회로들(425, 427)에 래치(latch)된다.
동기 회로(440)는 인버터들(441, 448, 449), 전송 게이트들(442, 444, 446, 450, 452, 454) 및 래치 회로들(443, 445, 447, 451, 453, 455)을 구비한다. 제1 병렬 데이터 신호(DI_F, DI_S)는 제3 내부 데이터 스트로브 신호(PDSD2)에 의해 전송되어(442, 450), 병렬 데이터 신호(DII_F, DII_S)를 발생한다. 병렬 데이터 신호(DII_F, DII_S)는 래치회로들(443, 451)에 래치된다. 병렬 데이터 신호(DII_F, DII_S)는 제2 내부 클락 신호(PCLK2)에 의해 래치되고(445, 453) 전송되어(444, 446, 452, 454), 제2 병렬 데이터 신호(DIN_F, DIN_S)를 발생한다. 제2 병렬 데이터 신호(DIN_F, DIN_S)는 래치 회로(447, 455)에 래치된다.
도 6은 도 4의 검출 회로를 상세히 나타내는 회로도이고, 도 7은 도 4의 제2 지연 회로를 상세히 나타내는 회로도이다. 도 6 및 도 7을 참조하면, 검출 회로(600)는 인버터(601), 전송 수단들(603, 607) 및 래치 수단들(605, 609), 논리곱 회로(611)를 구비한다. 제2 지연 회로(700)는 인버터 체인들(701, 705), NAND 게이트들(703, 711), 논리합 회로(707) 및 인버터(709)를 구비한다. 전송 수단들(603,607)은 각각 전송 게이트(transmission gate)를 포함하고, 래치 수단들(605,609)은 각각 크로스-커플된(cross-coupled) 두 개의 인버터들을 포함한다.
tDQSS_MIN의 경우, 제1 내부 데이터 스트로브 신호(PDS)의 위상이 제1 내부 클락 신호(PCLK1)의 위상 보다 tCK/4 가 리드(lead)하므로, 검출 신호(DECT)는 논리 "하이" 상태가 된다. 논리 "하이" 상태인 검출 신호(DECT)에 의해 제1 지연 경로(DP1)가 선택된다. 따라서, 제2 내부 데이터 스트로브 신호(PDSD1)는 제2 지연 경로(DP2)를 통해 전송될 때 보다 상대적으로 많이 지연된다. 그 결과, 제3 내부데이터 스트로브 신호(PDSD2)는 tDQSS_MAX의 경우에서의 제3 내부 데이터 스트로브 신호(PDSD2)와 비교하면 상대적으로 늦게 발생된다.
tDQSS_MAX의 경우, 제1 내부 데이터 스트로브 신호(PDS)의 위상이 제1 내부 클락 신호(PCLK1)의 위상 보다 tCK/4 가 래그(lag)하므로, 검출 신호(DECT)는 논리 "로우" 상태가 된다. 논리 "로우" 상태인 검출 신호(DECT)에 의해 제2 지연 경로(DP2)가 선택된다. 따라서, 제2 내부 데이터 스트로브 신호(PDSD1)는 제1 지연 경로(DP1)를 통해 전송될 때 보다 상대적으로 적게 지연된다. 그 결과, 제3 내부 데이터 스트로브 신호(PDSD2)는 tDQSS_MIN의 경우에서의 제3 내부 데이터 스트로브 신호(PDSD2)와 비교하면 상대적으로 빨리 발생된다.
본 발명의 실시예에서는 외부 데이터 스트로브 신호(DS)와 외부 클락 신호(CLK) 상호간의 위상 관계가 두 개로 분류된다. 하지만, 본 발명의 실시예를 유추하면, 상기 위상 관계가 보다 세분화되어 제2 내부 데이터 스트로브 신호(PDSD1)의 지연 시간을 여러 가지로 만들 수 있을 것이다.
도 8은 도 4에 도시된 동기식 반도체 메모리 장치의 데이터 입력 회로가 외부 클락 신호의 주기가 작은 경우에서 동작하는 것을 나타내는 타이밍 다이어그램이다.
tDQSS_MIN의 경우(CASE1)에 있어서, 제2 내부 데이터 스트로브 신호(PDSD1)와 제3 내부 데이터 스트로브 신호(PDSD2) 상호간의 지연 시간을 나타내는 지연 시간(T3)이 증가한다. 그래서, 제2 내부 데이터 스트로브 신호(PDSD1)에 의해 페취된 제1 병렬 데이터 신호(DI_F, DI_S)가 제2 내부 클락 신호(PCLK2)에 효과적으로 동기되어, 유효한(valid) 제2 병렬 데이터 신호(DIN_F, DIN_S)가 발생한다.
tDQSS_MAX의 경우(CASE2)에 있어서, 제2 내부 데이터 스트로브 신호(PDSD1)와 제3 내부 데이터 스트로브 신호(PDSD2) 상호간의 지연 시간을 나타내는 제2 지연 시간(T4)이 감소한다. 그래서, 제2 내부 데이터 스트로브 신호(PDSD1)에 의해 페취된 제1 병렬 데이터 신호(DI_F, DI_S)가 제2 내부 클락 신호(PCLK2)에 의해 효과적으로 동기되어, 유효한 제2 병렬 데이터 신호(DIN_F, DIN_S)가 발생한다.
따라서, 본 발명의 동기식 반도체 메모리 장치의 데이터 입력 회로는 클락 신호의 주기가 작은 경우, 즉 클락 신호의 주파수가 고주파수인 경우에 있어서 입력 데이터 신호를 클락 신호에 효과적으로 동기시킬 수 있다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법은 클락 신호의 주파수가 고주파수인 경우에 있어서 입력 데이터 신호를 클락 신호에 효과적으로 동기시킬 수 있다.

Claims (17)

  1. 데이터 스트로브 신호의 위상이 클락 신호의 위상 보다 리드 또는 래그하는 지를 검출하는 검출 수단;
    리드하면, 상기 데이터 스트로브 신호를 제1 지연시간 만큼 지연시키고, 래그하면, 상기 데이터 스트로브 신호를 제2 지연시간 만큼 지연시키는 지연 수단; 및
    상기 지연 수단의 출력 신호에 응답하여, 상기 데이터 스트로브 신호에 의해 페취된 제1 입력 데이터 신호를 상기 클락 신호에 동기시켜 제2 입력 데이터 신호를 발생하는 데이터 입력 수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  2. 제1항에 있어서,
    상기 데이터 스트로브 신호와 상기 클락 신호 상호간의 위상 차이의 최대 값은 상기 클락 신호의 주기의 4분의 1 인 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  3. 제2항에 있어서,
    상기 제1 지연 시간은 상기 제2 지연 시간 보다 큰 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  4. 외부 입력 데이터 신호를 버퍼링하여, 제1 내부 입력 데이터 신호를 발생하는 데이터 입력 버퍼;
    외부 데이터 스트로브 신호를 버퍼링하여. 제1 내부 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼;
    외부 클락 신호를 버퍼링하여, 제1 내부 클락 신호 또는 제2 내부 클락 신호를 발생하는 클락 입력 버퍼;
    상기 제1 내부 입력 데이터 신호를 지연하여, 제2 내부 입력 데이터 신호를 발생하는 데이터 지연 회로;
    상기 제1 내부 데이터 스트로브 신호를 지연하여, 제2 내부 데이터 스트로브 신호를 발생하는 제1 지연 회로;
    상기 제1 내부 데이터 스트로브 신호의 위상이 상기 제1 내부 클락 신호의 위상 보다 리드 또는 래그하는 지를 검출하여, 검출 신호를 발생하는 검출 회로;
    상기 제2 내부 데이터 스트로브 신호에 동기되는 상기 제2 내부 입력 데이터 신호를 페취하여, 제1 병렬 데이터 신호를 발생하는 데이터 페취 회로;
    상기 검출 신호에 응답하여, 상기 제2 내부 데이터 스트로브 신호를 지연하여 제3 내부 데이터 스트로브 신호를 발생하는 제2 지연회로; 및
    상기 제3 내부 데이터 스트로브 신호 및 상기 제2 내부 클락 신호에 상기 제1 병렬 데이터 신호를 동기시켜, 제2 병렬 데이터 신호를 발생하는 동기 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  5. 제4항에 있어서,
    상기 제1 내부 데이터 스트로브 신호와 상기 제1 내부 클락 신호 상호간의위상 차이의 최대 값은 상기 제1 내부 클락 신호 주기의 4분의 1 인 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  6. 제5항에 있어서,
    상기 제1 내부 클락 신호에 응답하여, 상기 제2 내부 클락 신호를 발생하는 펄스 발생 회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  7. 제6항에 있어서, 상기 검출 회로는
    상기 제1 내부 데이터 스트로브 신호와 상기 제1 내부 클락 신호 상호간의 위상을 비교하여, 상기 제1 내부 데이터 스트로브 신호의 위상이 상기 제1 내부 클락 신호의 위상 보다 리드할 경우 제1 논리 값의 검출 신호를 출력하고,
    상기 제1 내부 데이터 스트로브 신호의 위상이 상기 제1 내부 데이터 스트로브 신호의 위상 보다 래그할 경우 제2 논리 값의 검출 신호를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  8. 제7항에 있어서, 상기 검출 회로는
    상기 제1 내부 데이터 스트로브 신호에 응답하여, 상기 제1 내부 클락 신호를 전송하는 제1 전송 수단;
    상기 제1 전송 수단으로부터 전송된 상기 제1 내부 클락 신호를 래치하는제1 래치 수단;
    상기 제1 내부 데이터 스트로브 신호에 응답하여, 상기 제1 래치 수단에 래치된 제1 내부 클락 신호를 전송하는 제2 전송 수단;
    상기 제2 전송 수단으로부터 전송된 제1 내부 클락 신호를 래치하는 제2 래치 수단; 및
    상기 제2 래치 수단에 래치된 제1 내부 클락 신호 및 상기 동기식 반도체 메모리 장치의 라이트 동작에 관련되는 내부 기입 신호를 논리곱하여, 상기 검출 신호를 발생하는 논리곱 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  9. 제8항에 있어서, 상기 제1 전송 수단 및 제2 전송 수단은
    각각 전송 게이트를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  10. 제9항에 있어서, 상기 제1 래치 수단 및 제2 래치 수단은
    각각 크로스-커플된 두 개의 인버터들을 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  11. 제4항에 있어서, 상기 제2 지연회로는
    상기 검출신호에 응답하여, 상기 제2 내부 데이터 스트로브 신호를 제1 지연시간 만큼 지연하여 상기 제3 내부 데이터 스트로브 신호를 발생하는 제1 지연 경로; 및
    상기 검출신호에 응답하여, 상기 제2 내부 데이터 스트로브 신호를 제2 지연 시간 만큼 지연하여 상기 제3 내부 데이터 스트로브 신호를 발생하는 제2 지연 경로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  12. 제11항에 있어서,
    상기 제1 지연 시간은 상기 제2 지연 시간 보다 큰 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  13. 제12항에 있어서,
    상기 제1 지연경로는 소정 개수의 인버터 체인을 구비하며,
    상기 제2 지연경로는 상기 제1 지연경로의 인버터 체인에 비하여 보다 적은 수의 인버터들을 포함하는 인버터 체인을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  14. 제4항에 있어서, 상기 제2 지연 회로는
    상기 검출신호의 반전 신호 및 인버터 체인을 통하여 지연된 상기 제2 내부 데이터 스트로브 신호를 반전 논리곱하는 제1 NAND 게이트;
    상기 검출 신호 및 상기 인버터 체인을 통해 지연된 상기 제2 내부 데이터 스트로브 신호를 반전 논리곱하는 제2 NAND 게이트; 및
    상기 제2 NAND 게이트의 출력 신호 및 상기 제1 NAND 게이트의 출력 신호를 소정시간 지연한 신호를 논리곱하여, 상기 제3 내부 데이터 스트로브 신호를 발생하는 논리곱 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 회로.
  15. (a) 데이터 스트로브 신호의 위상이 클락 신호의 위상 보다 리드 또는 래그하는 지를 검출하는 검출 단계;
    (b) 리드하면 상기 데이터 스트로브 신호를 제1 지연시간 만큼 지연시키고, 래그하면 상기 데이터 스트로브 신호를 제2 지연시간 만큼 지연시키는 지연 단계; 및
    (c) 상기 (b) 단계에서 지연된 데이터 스트로브 신호에 응답하여, 상기 (a) 단계의 데이터 스트로브 신호에 의해 페취된 제1 입력 데이터 신호를 상기 클락 신호에 동기시켜 제2 입력 데이터 신호를 발생하는 데이터 입력 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 방법.
  16. 제15항에 있어서,
    상기 데이터 스트로브 신호와 상기 클락 신호 상호간의 위상 차이의 최대 값은 상기 클락 신호의 주기의 4분의 1 인 것을 특징으로 하는 동기식 반도체 메모리장치의 데이터 입력 방법.
  17. 제16항에 있어서,
    상기 제1 지연 시간은 상기 제2 지연 시간 보다 큰 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입력 방법.
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