KR20150052635A - 반도체 장치 - Google Patents

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KR20150052635A KR1020130134316A KR20130134316A KR20150052635A KR 20150052635 A KR20150052635 A KR 20150052635A KR 1020130134316 A KR1020130134316 A KR 1020130134316A KR 20130134316 A KR20130134316 A KR 20130134316A KR 20150052635 A KR20150052635 A KR 20150052635A
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Abstract

반도체 장치는 제1 메모리영역에서 생성되는 제1 펄스신호와 제2 메모리영역에서 생성되는 제2 펄스신호의 위상을 비교하여 감지신호를 생성하는 비교부 및 상기 감지신호에 응답하여 제1 스트로브신호로부터 생성되는 제1 출력스트로브신호에 동기되어 상기 제1 메모리영역에서 출력되는 제1 데이터를 출력데이터로 출력하고, 상기 제2 스트로브신호로부터 생성되는 제2 출력스트로브신호에 동기되어 상기 제2 메모리영역에서 출력되는 상기 제2 데이터를 상기 출력데이터로 출력하는 데이터출력부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 반도체 장치의 외부에서 주어지는 클록(clock)과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 장치가 등작되었다.
처음 제안된 것은 반도체 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate)동기식 장치이다. 그러나, SDR 동기식 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(Double Data Rate,DDR) 동기식 장치가 제안되었다.
디디알(Double Data Rate,DDR) 동기식 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지 (falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
한편, 디디알(Double Data Rate,DDR) 동기식 장치에서는 디디알(Double Data Rate,DDR) 동기식 장치들 간에 발생되는 타이밍 스큐(Skew)에 의한 타이밍 마진 손실, PVT 변동(Process, Voltage, Temperature variation)에 따른 액세스 시간의 차이, 콘트롤러로부터 각각의 디디알(Double Data Rate,DDR) 동기식 장치까지 또는 각각의 디디알(Double Data Rate,DDR) 동기식 장치로부터 콘트롤러까지의 전달지연(Propagation delay)의 차이등을 최소화하기 위해서 스트로브(Strobe)신호가 이용된다.
본 발명은 서로 다른 메모리영역에서 출력되는 데이터를 동기시키기 위한 스트로브신호의 펄스폭을 전원전압의 사용량에 따라 조절하여 스트로브신호 간의 마진을 확보할 수 있는 반도체 장치를 제공한다.
이를 위해 본 발명은 제1 메모리영역에서 생성되는 제1 펄스신호와 제2 메모리영역에서 생성되는 제2 펄스신호의 위상을 비교하여 감지신호를 생성하는 비교부 및 상기 감지신호에 응답하여 제1 스트로브신호로부터 생성되는 제1 출력스트로브신호에 동기되어 상기 제1 메모리영역에서 출력되는 제1 데이터를 출력데이터로 출력하고, 상기 제2 스트로브신호로부터 생성되는 제2 출력스트로브신호에 동기되어 상기 제2 메모리영역에서 출력되는 상기 제2 데이터를 상기 출력데이터로 출력하는 데이터출력부를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 리드동작 시 발생하는 펄스를 포함하는 제1 펄스신호 및 제1 스트로브신호를 생성하고, 제1 데이터를 출력하는 제1 메모리영역, 상기 리드동작 시 발생하는 펄스를 포함하는 제2 펄스신호 및 제2 스트로브신호를 생성하고, 제2 데이터를 출력하는 제2 메모리영역, 상기 제1 펄스신호의 펄스가 발생하는 구간동안 상기 제2 펄스신호의 펄스가 발생하는 경우 인에이블되는 감지신호를 생성하는 비교부 및 상기 감지신호가 인에이블되는 경우 상기 제1 스트로브신호의 펄스폭을 조절하여 생성되는 제1 출력스트로브신호에 동기되어 상기 제1 데이터를 출력데이터로 출력하고, 상기 제2 스트로브신호의 펄스폭을 조절하여 생성되는 제2 출력스트로브신호에 동기되여 상기 제2 데이터를 상기 출력데이터로 출력하는 데이터출력부를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 서로 다른 메모리영역에서 출력되는 데이터를 동기시키기 위한 스트로브신호의 펄스폭을 전원전압의 사용량에 따라 조절하여 스트로브신호 간의 마진을 확보할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체 장치에 포함된 비교부의 회로도이다.
도 3 은 도 1에 도시된 데이터출력부에 포함된 출력스트로브신호생성부의 회로도이다.
도 4 는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 장치는 제1 메모리영역(10), 제2 메모리영역(20), 비교부(30) 및 데이터출력부(40)로 구성된다.
제1 메모리영역(10)는 전원전압(VDD)을 공급받아 구동되고, 리드동작 시 입력되는 리드신호(RD)를 입력 받아 발생하는 펄스를 포함하는 제1 펄스신호(PUL<1>)를 생성하는 제1 펄스신호생성부(11) 및 전원전압(VDD)을 공급받아 구동되고, 리드신호(RD)를 입력 받아 발생하는 펄스를 포함하는 제1 스트로브신호(STR<1>)를 생성하는 제1 스트로브신호생성부(12)로 구성된다. 또한, 제1 메모리영역(10)는 리드동작 시 제1 데이터(D1<1:N>)을 출력한다. 여기서, 제1 스트로브신호(STR<1>)는 제1 데이터(D1<1:N>)를 외부로 출력하기 위한 신호이다.
제2 메모리영역(20)는 전원전압(VDD)을 공급받아 구동되고, 리드동작 시 입력되는 리드신호(RD)를 입력 받아 발생하는 펄스를 포함하는 제2 펄스신호(PUL<2>)를 생성하는 제2 펄스신호생성부(21) 및 전원전압(VDD)을 공급받아 구동되고, 리드신호(RD)를 입력 받아 발생하는 펄스를 포함하는 제2 스트로브신호(STR<2>)를 생성하는 제2 스트로브신호생성부(22)로 구성된다. 또한, 제2 메모리영역(20)는 리드동작 시 제2 데이터(D2<1:N>)을 출력한다. 여기서, 제2 스트로브신호(STR<2>)는 제2 데이터(D2<1:N>)를 외부로 출력하기 위한 신호이다. 또한, 제1 펄스신호(PUL<1>)와 제2 펄스신호(PUL<2>)는 서로 위상이 다른 신호로 생성되는 것이 바람직하다.
비교부(30)는 제1 펄스신호(PUL<1>)와 제2 펄스신호(PUL<2>)의 위상을 비교하여 감지신호(DET)를 생성한다.
데이터출력부(40)는 감지신호(DET)를 입력 받아 제1 스트로브신호(STR<1>)의 펄스폭을 조절하여 제1 출력스트로브신호(OUT_STR<1>)를 생성하고, 제2 스트로브신호(STR<2>)의 펄스폭을 조절하여 제2 출력스트로부신호(OUT_STR<2>)를 생성하는 출력스트로브신호생성부(41) 및 제1 출력스트로브신호(OUT_STR<1>)의 펄스에 동기되어 제1 데이터(D1<1:N>)를 출력데이터(DOUT<1:N>)로 출력하거나, 제2 출력스트로브신호(OUT_STR<2>)의 펄스에 동기되어 제2 데이터(D2<1:N>)를 출력데이터(DOUT<1:N>)로 출력하는 출력버퍼(42)로 구성된다.
도 2를 참고하면, 비교부(30)는 제1 펄스신호(PUL<1>)와 제2 펄스신호(PUL<2>)를 부정논리곱연산을 수행하여 출력하는 낸드게이트(ND31), 제1 펄스신호(PUL<1>)와 제2 펄스신호(PUL<2>)를 부정논리곱연산을 수행하여 출력하는 낸드게이트(ND32) 및 낸드게이트(ND31)의 출력신호와 낸드게이트(ND32)의 출력신호를 부정논리곱 연산을 수행하여 감지신호(DET)를 생성하는 낸드게이트(ND33)로 구성된다. 즉, 비교부(30)는 제1 펄스신호(PUL<1>)의 펄스 생성구간동안 제2 펄스신호(PUL<2>)의 펄스가 생성되는 경우 로직하이레벨로 인에이블되는 감지신호(DET)를 생성한다.
도 3을 참고하면, 출력스트로브신호생성부(41)는 제어신호생성부(411), 제1 출력스트로브신호생성부(412) 및 제2 출력스트로브신호생성부(413)을 포함한다.
제어신호생성부(411)는 감지신호(DET)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되고, 리드동작 이후 프리차지동작에 진입하여 프리차지신호(PCG)가 로직로우레벨로 입력되는 경우 로직하이레벨로 디스에이블되는 제어신호(CON)를 생성한다.
제1 출력스트로브신호생성부(412)는 제어신호(CON)가 로직로우레벨로 입력되는 경우 제1 스트로브신호(STR<1>)를 소정구간 지연하여 제1 지연신호(DLY<1>)를 생성하고, 제어신호(CON)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제1 지연신호(DLY<1>)를 생성하는 제1 지연부(4121) 및 제1 스트로브신호(STR<1>)의 펄스가 입력되는 구간동안 제1 지연신호(DLY<1>)가 로직하이레벨로 생성되는 경우 로직하이레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성하는 제1 논리부(4122)로 구성된다. 즉, 제1 출력스트로브신호생성부(412)는 제어신호(CON)가 로직로우레벨로 인에이블되는 경우 제1 스트로브신호(STR<1>)의 펄스폭을 감소시켜 제1 출력스트로브신호(OUT_STR<1>)를 생성하고, 제어신호(CON)가 로직하이레벨로 디스에이블되는 경우 제1 스트로브신호(STR<1>)를 버퍼링하여 제1 출력스트로브신호(OUT_STR<1>)를 생성한다.
제2 출력스트로브신호생성부(413)는 제어신호(CON)가 로직로우레벨로 입력되는 경우 제2 스트로브신호(STR<2>)를 소정구간 지연하여 제2 지연신호(DLY<2>)를 생성하고, 제어신호(CON)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제2 지연신호(DLY<2>)를 생성하는 제2 지연부(4131) 및 제2 스트로브신호(STR<2>)의 펄스가 입력되는 구간동안 제2 지연신호(DLY<2>)가 로직하이레벨로 생성되는 경우 로직하이레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성하는 제2 논리부(4132)로 구성된다. 즉, 제2 출력스트로브신호생성부(413)는 제어신호(CON)가 로직로우레벨로 인에이블되는 경우 제2 스트로브신호(STR<2>)의 펄스폭을 감소시켜 제2 출력스트로브신호(OUT_STR<2>)를 생성하고, 제어신호(CON)가 로직하이레벨로 디스에이블되는 경우 제2 스트로브신호(STR<2>)를 버퍼링하여 제2 출력스트로브신호(OUT_STR<2>)를 생성한다.
이와 같이 구성된 본 실시예의 반도체 장치의 동작을 도 4을 참고하여 제1 메모리영역(10) 및 제2 메모리영역(20)의 리드동작에 따른 전원전압(VDD)의 레벨변화에 따라 제1 스트로브신호(STR<1>) 및 제2 스트로브신호(STR<2>)의 펄스 생성시점을 살펴보되, 제1 스트로브신호(STR<1>) 및 제2 스트로브신호(STR<2>)의 펄스 생성시점이 지연되지 않는 경우와 제2 스트로브신호(STR<2>)의 펄스 생성시점이 지연되는 경우를 나누어 설명하면 다음과 같다.
제1 메모리영역(10) 및 제2 메모리영역(20)의 리드동작에 따른 전원전압(VDD)의 레벨이 변하지 않아 제1 스트로브신호(STR<1>) 및 제2 스트로브신호(STR<2>)의 펄스 생성시점이 지연되지 않는 경우를 살펴보면 다음과 같다.
우선, T1 시점에 리드신호(RD)가 로직하이레벨로 입력되어 제1 메모리영역(10)가 리드동작을 수행한다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직하이레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직하이레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직로우레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직로우레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직로우레벨이므로 감지신호(DET)를 로직로우레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 감지신호(DET)가 로직로우레벨이므로 로직하이레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직하이레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제1 출력스트로브신호(OUT_STR<1>)에 동기되어 제1 데이터(D1<1:N>)를 출력데이터(DOUT<1:N>)로 출력한다.
다음으로, T2 시점에 리드신호(RD)가 로직로우레벨로 입력되어 제1 메모리영역(10)의 리드동작이 종료된다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직로우레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직로우레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직하이레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직로우레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직로우레벨이고, 제2 펄스신호(PUL<2>)가 로직하이레벨이므로 감지신호(DET)를 로직로우레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 감지신호(DET)가 로직로우레벨이므로 로직하이레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제1 및 제2 출력스트로브신호(OUT_STR<1:2>)의 펄스가 입력되지 않아 출력데이터(DOUT<1:N>)를 생성하지 않는다.
다음으로, T3 시점에 리드신호(RD)가 로직하이레벨로 입력되어 제2 메모리영역(20)가 리드동작을 수행한다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직하이레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직로우레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직로우레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직하이레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직로우레벨이므로 감지신호(DET)를 로직로우레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 감지신호(DET)가 로직로우레벨이므로 로직하이레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직하이레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제2 출력스트로브신호(OUT_STR<2>)에 동기되어 제2 데이터(D2<1:N>)를 출력데이터(DOUT<1:N>)로 출력한다.
여기서, 로직하이레벨로 생성되는 제2 출력스트로브신호(OUT_STR<2>)는 T2 시점에 로직로우레벨로 생성되는 제1 출력스트로브신호(OUT_STR<1>)는 리드신호(RD)의 반주기인 제1 시간차(td1)를 갖는다. 즉, 제1 메모리영역(10)와 제2 메모리영역(20)에서 사용되는 전원전압(VDD)의 레벨이 감소하지 않는 경우 제1 출력스트로브신호(OUT_STR<1>)와 제2 출력스트로브신호(OUT_STR<2>)간의 마진이 제1 시간차(td1)로 설정된다.
제2 메모리영역(20)의 리드동작에 따라 제2 메모리영역(20)에 공급된 전원전압(VDD)의 레벨이 감소되어 제2 스트로브신호(STR<2>)가 지연되는 경우를 살펴보면 다음과 같다.
우선, T4 시점에 리드신호(RD)가 로직하이레벨로 입력되어 제1 메모리영역(10)가 리드동작을 수행한다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직하이레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직하이레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직로우레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직로우레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직로우레벨이므로 감지신호(DET)를 로직로우레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 감지신호(DET)가 로직로우레벨이므로 로직하이레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직하이레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제1 출력스트로브신호(OUT_STR<1>)에 동기되어 제1 데이터(D1<1:N>)를 출력데이터(DOUT<1:N>)로 출력한다.
다음으로, T5 시점에 리드신호(RD)가 로직로우레벨로 입력되어 제1 메모리영역(10)의 리드동작이 종료된다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직로우레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직로우레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직로우레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직로우레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직로우레벨이고, 제2 펄스신호(PUL<2>)가 로직로우레벨이므로 감지신호(DET)를 로직로우레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 감지신호(DET)가 로직로우레벨이므로 로직하이레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직하이레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제1 및 제2 출력스트로브신호(OUT_STR<1:2>)의 펄스가 입력되지 않아 출력데이터(DOUT<1:N>)를 생성하지 않는다.
다음으로, T6 시점에 제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직하이레벨로 생성한다. 즉, 제2 메모리영역(20)에 공급된 전원전압(VDD)의 레벨이 감소하는 경우 제2 펄스신호(PUL<2>)의 펄스 생성시점이 T5 시점으로부터 제2 시간차(td2)만큼 지연된다.
다음으로, T7 시점에 리드신호(RD)가 로직하이레벨로 입력되어 제2 메모리영역(20)가 리드동작을 수행한다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직하이레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직로우레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직하이레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직로우레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직하이레벨이므로 감지신호(DET)를 로직하이레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 감지신호(DET)가 로직하이레벨이므로 로직로우레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 제1 스트로브신호(STR<1>)를 반전 지연하여 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 제2 스트로브신호(STR<2>)를 반전 지연하여 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제1 및 제2 출력스트로브신호(OUT_STR<1>)의 펄스가 입력되지 않아 출력데이터(DOUT<1:N>)를 생성하지 않는다.
다음으로, T8 시점에 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직하이레벨로 생성한다. 즉, 제2 메모리영역(20)에 공급된 전원전압(VDD)의 레벨이 감소하는 경우 제2 스트로브신호(STR<2>)의 펄스 생성시점이 T7 시점으로부터 제2 시간차(td2)만큼 지연된다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직로우레벨이므로 감지신호(DET)를 로직로우레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 프리차지신호(PCG)가 로직하이레벨이므로 로직로우레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T7 시점의 제1 스트로브신호(STR<1>)가 반전 지연된 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T7 시점의 제2 스트로브신호(STR<2>)가 반전 지연된 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직하이레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제2 출력스트로브신호(OUT_STR<2>)에 동기되어 제2 데이터(D2<1:N>)를 출력데이터(DOUT<1:N>)로 출력한다.
다음으로, T9 시점에 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T8 시점의 제1 스트로브신호(STR<1>)가 반전 지연된 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T8 시점의 제2 스트로브신호(STR<2>)가 반전 지연된 로직로우레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직로우레벨의 제2 지연신호(DLY<2>)를 입력받아 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 즉, 제2 출력스트로브신호(OUT_STR<2>)의 펄스폭을 감소시킨다.
다음으로, T10 시점에 리드신호(RD)가 로직하이레벨로 입력되어 제2 메모리영역(20)가 리드동작을 수행한다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직하이레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직로우레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직하이레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직로우레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직하이레벨이므로 감지신호(DET)를 로직하이레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 프리차지신호(PCG)가 로직하이레벨이므로 로직로우레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 제1 스트로브신호(STR<1>)를 반전 지연하여 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제1 및 제2 출력스트로브신호(OUT_STR<1>)의 펄스가 입력되지 않아 출력데이터(DOUT<1:N>)를 생성하지 않는다.
다음으로, T11 시점에 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직하이레벨로 생성한다. 즉, 제2 메모리영역(20)에 공급된 전원전압(VDD)의 레벨이 감소하는 경우 제2 스트로브신호(STR<2>)의 펄스 생성시점이 T10 시점으로부터 제2 시간차(td2)만큼 지연된다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직로우레벨이므로 감지신호(DET)를 로직로우레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 프리차지신호(PCG)가 로직하이레벨이므로 로직로우레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T10 시점의 제1 스트로브신호(STR<1>)가 반전 지연된 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T10 시점의 제2 스트로브신호(STR<2>)가 반전 지연된 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직하이레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제2 출력스트로브신호(OUT_STR<2>)에 동기되어 제2 데이터(D2<1:N>)를 출력데이터(DOUT<1:N>)로 출력한다.
다음으로, T12 시점에 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T11 시점의 제1 스트로브신호(STR<1>)가 반전 지연된 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직로우레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T11 시점의 제2 스트로브신호(STR<2>)가 반전 지연된 로직로우레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직로우레벨의 제2 지연신호(DLY<2>)를 입력받아 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 즉, 제2 출력스트로브신호(OUT_STR<2>)의 펄스폭을 감소시킨다.
다음으로, T14시점에 리드신호(RD)가 로직하이레벨로 입력되어 제1 메모리영역(10)가 리드동작을 수행한다.
제1 메모리영역(10)의 제1 펄스신호생성부(11)는 제1 펄스신호(PUL<1>)를 로직하이레벨로 생성한다. 제1 메모리영역(10)의 제1 스트로브신호생성부(12)는 로직하이레벨의 제1 스트로브신호(STR<1>)를 생성한다.
제2 메모리영역(20)의 제2 펄스신호생성부(21)는 제2 펄스신호(PUL<2>)를 로직하이레벨로 생성한다. 제2 메모리영역(20)의 제2 스트로브신호생성부(22)는 제2 스트로브신호(STR<2>)를 로직로우레벨로 생성한다.
비교부(30)는 제1 펄스신호(PUL<1>)가 로직하이레벨이고, 제2 펄스신호(PUL<2>)가 로직하이레벨이므로 감지신호(DET)를 로직하이레벨로 생성한다.
출력스트로브신호생성부(41)의 제어신호생성부(411)는 프리차지신호(PCG)가 로직하이레벨이므로 로직로우레벨의 제어신호(CON)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T13 시점의 제1 스트로브신호(STR<1>)가 반전 지연된 로직하이레벨의 제1 지연신호(DLY<1>)를 생성한다. 제1 출력스트로브신호생성부(412)의 제1 논리부(4122)는 로직하이레벨의 제1 지연신호(DLY<1>)를 입력받아 제1 스트로브신호(STR<1>)를 버퍼링하여 로직하이레벨의 제1 출력스트로브신호(OUT_STR<1>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 지연부(4121)는 로직로우레벨의 제어신호(CON)를 입력받아 T13 시점의 제2 스트로브신호(STR<2>)가 반전 지연된 로직하이레벨의 제2 지연신호(DLY<2>)를 생성한다. 제2 출력스트로브신호생성부(413)의 제2 논리부(4132)는 로직하이레벨의 제2 지연신호(DLY<2>)를 입력받아 제2 스트로브신호(STR<2>)를 버퍼링하여 로직로우레벨의 제2 출력스트로브신호(OUT_STR<2>)를 생성한다. 이때, 출력버퍼(42)는 제1 출력스트로브신호(OUT_STR<1>)에 동기되어 제1 데이터(D1<1:N>)를 출력데이터(DOUT<1:N>)로 출력한다.
여기서, 로직하이레벨로 생성되는 제1 출력스트로브신호(OUT_STR<1>)와 T12 시점에 로직로우레벨로 생성되는 제2 출력스트로브신호(OUT_STR<2>)는 리드신호(RD)의 반주기인 제1 시간차(td1)를 갖는다. 즉, 제2 메모리영역(20)에서 사용되는 전원전압(VDD)의 레벨이 감소하는 경우 제2 출력스트로브신호(OUT_STR<2>)의 펄스폭을 감소시켜 제1 출력스트로브신호(OUT_STR<1>)와 제2 출력스트로브신호(OUT_STR<2>)간의 마진이 제1 시간차(td1)로 설정된다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치는 서로 다른 메모리영역에서 출력되는 데이터를 동기시키기위해 생성되는 스트로브신호의 펄스폭을 전원전압(VDD)의 사용량에 따라 조절하여 스트로브신호 간의 마진을 확보할 수 있다.
10. 제1 메모리영역 11. 제1 펄스생성부
12. 제1 스트로브신호생성부 20. 제2 메모리영역
21. 제2 펄스생성부 22. 제2 스트로브신호생성부
30. 비교부 40. 데이터출력부
41. 출력스트로브신호생성부 42. 출력버퍼
411. 제어신호생성부 412. 제1 출력스트로브신호생성부
413. 제2 출력스트로브신호생성부 4121. 제1 지연부
4122. 제1 논리부 4131. 제2 지연부
4132. 제2 논리부

Claims (21)

  1. 제1 메모리영역에서 생성되는 제1 펄스신호와 제2 메모리영역에서 생성되는 제2 펄스신호의 위상을 비교하여 감지신호를 생성하는 비교부; 및
    상기 감지신호에 응답하여 제1 스트로브신호로의 펄스폭이 조절되어 생성되는 제1 출력스트로브신호에 동기되어 상기 제1 메모리영역에서 출력되는 제1 데이터를 출력데이터로 출력하고, 상기 제2 스트로브신호로의 펄스폭이 조절되어 생성되는 제2 출력스트로브신호에 동기되어 상기 제2 메모리영역에서 출력되는 상기 제2 데이터를 상기 출력데이터로 출력하는 데이터출력부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 펄스신호와 상기 제2 펄스신호는 서로 위상이 반대인 신호인 반도체 장치.
  3. 제 1 항에 있어서, 상기 감지신호는 상기 제1 펄스신호의 펄스가 발생하는 구간동안 상기 제2 펄스신호의 펄스가 발생하는 경우 인에이블되는 신호인 반도체 장치.
  4. 제 1 항에 있어서, 상기 제1 스트로브신호는 상기 제1 메모리영역에서 리드동작 시 발생하는 펄스를 포함하는 신호인 반도체 장치.
  5. 제 1 항에 있어서, 상기 제2 스트로브신호는 상기 제2 메모리영역에서 리드동작 시 발생하는 펄스를 포함하는 신호인 반도체 장치.
  6. 제 1 항에 있어서, 상기 제1 출력스트로브신호는 상기 감지신호가 인에이블되는 경우 상기 제1 스트로브신호의 펄스폭이 감소하여 생성되는 신호인 반도체 장치.
  7. 제 1 항에 있어서, 상기 제2 출력스트로브신호는 상기 감지신호가 인에이블되는경우 상기 제2 스트로브신호의 펄스폭이 감소하여 생성되는 신호인 반도체 장치.
  8. 제 1 항에 있어서, 상기 데이터출력부는
    상기 감지신호에 응답하여 상기 제1 스트로브신호의 펄스폭을 조절하여 상기 제1 출력스트로브신호를 생성하고, 상기 제2 스트로브신호의 펄스폭을 조절하여 상기 제2 출력스트로브신호를 생성하는 출력스트로브신호생성부; 및
    상기 제1 출력스트로브신호의 펄스에 동기되어 상기 제1 데이터를 상기 출력데이터로 출력하거나, 상기 제2 출력스트로브신호의 펄스에 동기되어 상기 제2 데이터를 상기 출력데이터로 출력하는 출력버퍼를 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 출력스트로브신호생성부는
    상기 감지신호가 인에이블되는 경우 인에이블되고 리드동작 이후 프리차지동작에 진입하는 경우 프리차지신호에 응답하여 디스에이블되는 제어신호를 생성하는 제어신호생성부;
    상기 제어신호가 인에이블되는 경우 상기 제1 스트로브신호의 펄스폭을 조절하여 상기 제1 출력스트로브신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 상기 제1 스트로브신호를 버퍼링하여 상기 제1 출력스트로브신호를 생성하는 제1 출력스트로브신호생성부; 및
    상기 제어신호가 인에이블되는 경우 상기 제2 스트로브신호의 펄스폭을 조절하여 상기 제2 출력스트로브신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 상기 제2 스트로브신호를 버퍼링하여 상기 제2 출력스트로브신호를 생성하는 제2 출력스트로브신호생성부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 제1 출력스트로브신호생성부는
    상기 제어신호가 인에이블되는 경우 상기 제1 스트로브신호를 반전 지연하여 제1 지연신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 디스에이블되는 상기 제1 지연신호를 생성하는 제1 지연부; 및
    상기 제1 지연신호에 응답하여 상기 제1 스트로브신호의 펄스폭을 조절하여 상기 제1 출력스트로브신호를 생성하고, 상기 제1 지연신호가 디스에이블되는 경우 상기 제1 스트로브신호를 버퍼링하여 상기 제1 출력스트로브신호를 생성하는 제1 논리부를 포함하는 반도체 장치.
  11. 제 9 항에 있어서, 상기 제2 출력스트로브신호생성부는
    상기 제어신호가 인에이블되는 경우 상기 제2 스트로브신호를 반전 지연하여 제2 지연신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 디스에이블되는 상기 제2 지연신호를 생성하는 제2 지연부; 및
    상기 제2 지연신호에 응답하여 상기 제2 스트로브신호의 펄스폭을 조절하여 상기 제2 출력스트로브신호를 생성하고, 상기 제2 지연신호가 디스에이블되는 경우 상기 제2 스트로브신호를 버퍼링하여 상기 제2 출력스트로브신호를 생성하는 제2 논리부를 포함하는 반도체 장치.
  12. 리드동작 시 발생하는 펄스를 포함하는 제1 펄스신호 및 제1 스트로브신호를 생성하고, 제1 데이터를 출력하는 제1 메모리영역;
    상기 리드동작 시 발생하는 펄스를 포함하는 제2 펄스신호 및 제2 스트로브신호를 생성하고, 제2 데이터를 출력하는 제2 메모리영역;
    상기 제1 펄스신호의 펄스가 발생하는 구간동안 상기 제2 펄스신호의 펄스가 발생하는 경우 인에이블되는 감지신호를 생성하는 비교부; 및
    상기 감지신호가 인에이블되는 경우 상기 제1 스트로브신호의 펄스폭을 조절하여 생성되는 제1 출력스트로브신호에 동기되어 상기 제1 데이터를 출력데이터로 출력하고, 상기 제2 스트로브신호의 펄스폭을 조절하여 생성되는 제2 출력스트로브신호에 동기되여 상기 제2 데이터를 상기 출력데이터로 출력하는 데이터출력부를 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제1 펄스신호와 상기 제2 펄스신호는 서로 위상이 반대인 신호인 반도체 장치.
  14. 제 12 항에 있어서, 상기 제1 출력스트로브신호는 상기 감지신호가 인에이블되는 경우 상기 제1 스트로브신호의 펄스폭이 감소하여 생성되는 신호인 반도체 장치.
  15. 제 12 항에 있어서, 상기 제2 출력스트로브신호는 상기 감지신호가 인에이블되는경우 상기 제2 스트로브신호의 펄스폭이 감소하여 생성되는 신호인 반도체 장치.
  16. 제 12 항에 있어서, 상기 제1 메모리영역는
    리드신호에 응답하여 발생하는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 펄스신호생성부; 및
    상기 리드신호에 응답하여 상기 제1 데이터가 출력되는 경우 발생하는 펄스를 포함하는 상기 제1 스트로브신호를 생성하는 제1 스트로브신호생성부를 포함하는 반도체 장치.
  17. 제 12 항에 있어서, 상기 제2 메모리영역는
    리드신호에 응답하여 발생하는 펄스를 포함하는 상기 제2 펄스신호를 생성하는 제2 펄스신호생성부; 및
    상기 리드신호에 응답하여 상기 제2 데이터가 출력되는 경우 발생하는 펄스를 포함하는 상기 제2 스트로브신호를 생성하는 제2 스트로브신호생성부를 포함하는 반도체 장치.
  18. 제 12 항에 있어서, 상기 데이터출력부는
    상기 감지신호에 응답하여 상기 제1 스트로브신호의 펄스폭을 조절하여 상기 제1 출력스트로브신호를 생성하고, 상기 제2 스트로브신호의 펄스폭을 조절하여 상기 제2 출력스트로브신호를 생성하는 출력스트로브신호생성부; 및
    상기 제1 출력스트로브신호의 펄스에 동기되어 상기 제1 데이터를 상기 출력데이터로 출력하거나, 상기 제2 출력스트로브신호의 펄스에 동기되어 상기 제2 데이터를 상기 출력데이터로 출력하는 출력버퍼를 포함하는 반도체 장치.
  19. 제 18 항에 있어서, 상기 출력스트로브신호생성부는
    상기 감지신호가 인에이블되는 경우 인에이블되고 상기 리드동작 이후 프리차지동작에 진입하는 경우 프리차지신호에 응답하여 디스에이블되는 제어신호를 생성하는 제어신호생성부;
    상기 제어신호가 인에이블되는 경우 상기 제1 스트로브신호의 펄스폭을 조절하여 상기 제1 출력스트로브신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 상기 제1 스트로브신호를 버퍼링하여 상기 제1 출력스트로브신호를 생성하는 제1 출력스트로브신호생성부; 및
    상기 제어신호가 인에이블되는 경우 상기 제2 스트로브신호의 펄스폭을 조절하여 상기 제2 출력스트로브신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 상기 제2 스트로브신호를 버퍼링하여 상기 제2 출력스트로브신호를 생성하는 제2 출력스트로브신호생성부를 포함하는 반도체 장치.
  20. 제 19 항에 있어서, 상기 제1 출력스트로브신호생성부는
    상기 제어신호가 인에이블되는 경우 상기 제1 스트로브신호를 반전 지연하여 제1 지연신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 디스에이블되는 상기 제1 지연신호를 생성하는 제1 지연부; 및
    상기 제1 지연신호에 응답하여 상기 제1 스트로브신호의 펄스폭을 조절하여 상기 제1 출력스트로브신호를 생성하고, 상기 제1 지연신호가 디스에이블되는 경우 상기 제1 스트로브신호를 버퍼링하여 상기 제1 출력스트로브신호를 생성하는 제1 논리부를 포함하는 반도체 장치.
  21. 제 19 항에 있어서, 상기 제2 출력스트로브신호생성부는
    상기 제어신호가 인에이블되는 경우 상기 제2 스트로브신호를 반전 지연하여 제2 지연신호를 생성하고, 상기 제어신호가 디스에이블되는 경우 디스에이블되는 상기 제2 지연신호를 생성하는 제2 지연부; 및
    상기 제2 지연신호에 응답하여 상기 제2 스트로브신호의 펄스폭을 조절하여 상기 제2 출력스트로브신호를 생성하고, 상기 제2 지연신호가 디스에이블되는 경우 상기 제2 스트로브신호를 버퍼링하여 상기 제2 출력스트로브신호를 생성하는 제2 논리부를 포함하는 반도체 장치.
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