KR20060062426A - 메모리 장치의 데이타 출력 제어 방법 및 그 장치 - Google Patents

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Abstract

DLL 클락신호를 이용하는 메모리 장치의 데이타 출력 제어 장치로서, 데이타를 출력하는 출력 드라이버와, 카스 레이턴시에 따라 상기 출력 드라이버의 동작 시점을 조절하는 신호를 발생하는 카스 레이턴시 제어부를 구비하며,상기 카스 레이턴시 제어부는 상기 DLL 클락신호과 상기 메모리 장치의 외부로부터 인가되는 외부클락간의 시간차를 이용하여 상기 출력 드라이버를 제어하는 신호를 발생한다.

Description

메모리 장치의 데이타 출력 제어 방법 및 그 장치{Method for controlling the data output timing of a memory device and the device therefor}
도 1은 종래의 DDR SDRAM의 데이타 출력 제어부를 간단히 도식화한 블록도이다.
도 2는 도 1에 도시된 종래의 카스 레이턴시 제어부의 일예이다.
도 3은 도 2에 도시된 카스 레이턴시 제어부의 동작을 설명하는 파형도이다.
도 4는 본 발명의 개념을 설명하기 위한 파형도이다.
도 5는 본 발명에 따른 카스 레이턴시 제어부를 도시한다.
도 6은 도 5의 리드 동작 제어부의 일 실시예이다.
도 7은 도 5의 카운트 신호 발생부의 일 실시예이다.
도 8은 도 5에 도시된 제어부(520)의 일 실시예이다.
도 9b는 메모리 장치의 카스 레이턴시(CL)에 따라 데이타 드라이버에 인가될 최종 출력 인에이블 신호를 선택하는 회로를 도시한다.
도 10은 카스 레이턴시에 따른 출력인에이블 신호의 파형도를 설명하는 도면이다.
본 발명은 카스 레이턴시 제어 방법 및 그 장치에 관한 것으로, 특히 차세대 DDR SDRAM의 데이타 출력 시점을 정확히 제어하기 위한 방법과 그 장치에 관한 것이다.
일반적으로, 메모리 장치의 동작 주파수가 높아질 수록 메모리 장치의 데이타 입출력 속도는 증가한다. 그런데, 동기형 메모리 장치는 클락신호에 동기되어 데이타가 입출력하기 때문에, 동작 주파수가 높아지는 경우 데이타 입출력 타이밍을 클락신호에 동기시킴에 있어 문제가 초래될 수 있다. 이에 대하여, 도 1내지 3을 참조하여 설명하기로 한다.
도 1은 종래의 DDR SDRAM의 데이타 출력 제어부를 간단히 도식화한 블록도이다.
도시된 바와같이, 데이타 출력 제어부는 내부신호 발생부(110)와 카스 레이턴시 제어부(120)와 출력 드라이버(130)와 DLL 회로(140)을 포함한다.
내부신호 발생부(110)는 외부로부터 인가되는 신호(CK, /CS, /RAS, /CAS, /WE)등을 수신하여 메모리 장치의 내부에서 사용되는 내부클락신호(clkpd)와 내부 커맨드 신호(readp, bstendbp)를 발생한다. 여기서, 내부클락신호(clkpd)는 외부클락신호(CK)를 버퍼링한 신호로, clkpd는 "clock pulse_delayed"의 약어이다. 그리고, 내부 커맨드 신호중에서 readp 신호는 외부에서 인가된 리드 커맨드에 의하여 발생한 신호로서 리드 커맨드 인가시 하이 레벨로 인에이블되는 신호이고, bstendbp 신호는 리드 종료를 나타내는 신호로서 버스트 엔드시 발생하는 신호이다. 참고로, readp 는 "read pulse"의 약어이고, bstendbp 는 "burst end bar pulse"의 약어이다.
카스 레이턴시 제어부(120)은 내부 신호 발생부(110)의 출력신호와 DLL 회로(140)의 출력인 DLL클락신호(dllclkp)를 조합하여 카스 레이턴시에 맞는 출력 인에이블 제어 신호(output enable)를 생성한다. 이하에서, DLL 회로(140)의 출력신호(dllclkp)는 DLL클락신호로 칭한다.
동기식 메모리 장치에 사용되는 DLL 회로(140)는 DLL클락신호(dllclkp)를 발생하는 회로로서, DLL클락신호(dllclkp)는 데이타 출력 타이밍을 외부클락신호(CK)에 동기시키는 역할을 한다.
출력 드라이버(130)는 외부로 출력되는 데이타를 저장한다. 출력 드라이버(130)는 출력 인에이블 제어 신호(output enable)가 하이 레벨로 인에이블되어 있는 동안, DLL클락신호(dllclkp)에 동기되어 저장 데이타를 외부로 출력시킨다.
참고로, 도 1에서, tDA는 내부신호 발생부(110)의 출력신호가 카스 레이턴시 제어부(120)에 도달하기 까지의 시간을 나타내고, tDD는 DLL 회로(140)의 출력신호가 카스 레이턴시 제어부(120)에 도달하기 까지의 시간을 나타낸다.
도 1 회로의 전반적인 동작은 다음과 같다.
리드 커맨드 발생기 메모리 셀 어레이이로부터 리드된 데이타는 출력 드라이버에 저장된다. 출력 드라이버에 저장된 데이타는 카스 레이턴시 제어부의 출력 인에이블 제어 신호가 하이 레벨로 인에이블되어 있느 동안 DLL클락신호(dllclkp) 의 클락 에지에 동기되어 외부로 출력된다. 리드 동작의 종료는 버스트 엔드 신호에 의하여 제어된다.
도 2는 도 1에 도시된 종래의 카스 레이턴시 제어부의 일예이다.
도 2의 카스 레이턴시 제어부는 리드 동작 제어부(210)와 데이타 출력 제어신호 발생부(220)을 구비한다.
리드 동작 제어부(210)는 리드 동작을 제어하며, 내부 리드 커맨드 신호(rd_cmd)와 제어 신호(yout)를 출력한다. 내부 리드 커맨드 신호(rd_cmd)는 메모리 장치의 내부에서 리드 동작을 인에이블시키는 신호이고, 제어 신호(yout)는 데이타 출력 제어신호 발생부(220)의 동작을 제어하는 신호이다.
데이타 출력 제어신호 발생부(220)는 제어신호(yout)를 수신하여 데이타의 출력 타이밍을 조정하는 출력 인에이블 제어 신호(oe10~oe50)를 생성한다. 출력 인에이블 제어 신호(oe10~oe50)는 카스 레이턴시에 대한 정보를 가지고 있다. 따라서, 출력 인에이블 제어 신호(oe10~oe50)중에서 카스 레이턴시에 대응하는 하나의 출력 인에이블 신호가 출력되어 도 1의 출력 드라이버(130)에 인가된다.
참고로, 도 2의 데이타 출력 제어신호 발생부(220)의 출력신호(oe10~oe50)는 도 1의 카스 레이턴시 제어부(120)의 출력신호(output enable)에 대응한다.
도 3은 도 2에 도시된 카스 레이턴시 제어부의 동작을 설명하는 파형도이다.
도 3에서, tRD는 외부클락신호(CK)의 라이징 에지에 동기되어 리드 커맨드가 인가된 경우, 메모리 장치내부에서 이를 인식하는 신호(readp)를 발생하기 까지의 시간 지연을 나타낸다. 도 1에서 설명한 바와같이, tDA는 내부신호 발생부(110)의 출력신호가 카스 레이턴시 제어부(120)에 도달하기 까지의 시간 지연을 나타내고, tDD는 DLL 회로(140)의 출력신호가 카스 레이턴시 제어부(120)에 도달하기 까지의 시간 지연을 나타낸다. tCMD는 리드 커맨드가 인가되는 외부클락신호의 라이징 에지부터 내부 리드 커맨드(rd_cmd)가 생성되기까지의 시간 지연을 나타낸다. 도시된 바와같이, tCMD는 신호(readp)의 라이징 에지에 동기되어 발생한다. 마지막으로, tDO는 외부클락신호(CK)와 DLL클락신호(dllclkp)간의 시간 차이를 나타낸다.
도 3에서, 출력 인에이블 제어신호(OE10)는 카스 레이턴시가 2인 경우에 인에이블되는 신호이고, 출력 인에이블 제어신호(OE20)는 카스 레이턴시가 3인 경우에 인에이블되는 신호이고, 출력 인에이블 제어신호(OE30)는 카스 레이턴시가 4인 경우에 인에이블되는 신호이고, 출력 인에이블 제어신호(OE40)는 카스 레이턴시가 5인 경우에 인에이블되는 신호이고, 출력 인에이블 제어신호(OE50)는 카스 레이턴시가 6인 경우에 인에이블되는 신호이다.
도 3의 데이타 출력 동작은 다음과 같다.
외부에서 리드 커맨드가 인가되면, 소정 시간 후 내부 리드 커맨드(rd_cmd)가 인에이블 된다.
다음, 도 2에서 설명한 카스 레이턴시 제어부는 카스 레이턴시에 대응하는 출력 인에이블신호(예컨대, OE10)를 생성한다.
다음, 출력 인에이블신호(OE10)가 인에이블되어 있는 동안 DLL클락신호(dllclkp)에 동기되어 출력 드라이버(도 1의 130)에 저장된 데이타가 외부로 출력된다.
다음, 버스트 엔드 신호(bstendbp)가 로우 레벨로 천이하여 리드 동작을 종료시킨다.
위의 경우, 카스 레이턴시가 2인 경우를 설명하고 있지만, 외부클락신호(CK)의 주파수가 높아지는 경우 출력 인에이블 신호(OE30, OE40..)를 선택하여 출력 타이밍을 조절할 수 있다.
그런데, 도 3에서 알 수 있듯이, DLL 회로에 의하여 발생된 DLL클락신호(dllclkp)가 내부 리드 커맨드(rd_cmd)를 래치하기 위해서는 다음의 조건을 만족하여야 한다.
tCMD < tCK- tDO + tDD
여기서, tCK는 외부크락신호(CK)의 주기를 나타낸다.
외부클락신호의 주파수가 500Mhz 보다 낮은 종래의 싱크로노스 메모리 장치의 경우에는 위와 같은 조건을 만족하므로 데이타 출력 시점을 조절하는 데 큰 어려움이 없었다.
그러나, 외부클락신호의 동작 주파수가 500Mhz 를 초과하는 경우, 외부클락신호(CK)와 DLL클락신호(dllclkp)의 위상차가 매우 작아진다. 더욱이, 최근의 고속 메모리 장치의 경우, tCMD + tDO - tDD > tCK 와 같은 관계가 성립하고 있으며, 이는 카스 레이턴시에 따른 데이타 출력 시점을 제대로 조절할 수 없다는 것을 의미한다. 결과적으로, 이는 데이타 출력의 오동작을 초래할 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 고속 메모리 장 치에서도 안정정인 리드 동작을 가능하게 하는 방법을 제공한다.
또한, 본 발명은 외부클락신호와 DLL 회로에서 발생된 DLL클락신호의 위상차를 감지하여 카스 레이턴시에 따른 데이타 출력을 가능하게 하는 방법을 제공한다.
본 발명의 제 1 실시예인 DLL 클락신호를 이용하는 메모리 장치의 데이타 출력 제어 방법은 DLL 클락신호와 상기 메모리 장치의 외부로부터 인가되는 외부클락간의 딜레이 차이를 계산하는 단계; 딜레이 차이를 이용하여 상기 메모리 장치로부터 출력되는 데이타의 출력 시점을 제어하는 단계를 구비한다.
본 발명의 제 2 실시예인 DLL 클락신호를 이용하는 메모리 장치의 데이타 출력 제어 방법은 데이타의 출력 시점을 제어하기 위한 복수개의 제 1 제어 신호를 출력하는 단계; DLL 클락신호과 상기 메모리 장치의 외부로부터 인가되는 외부클락간의 딜레이 차이를 계산하는 단계; 딜레이 차이의 정도를 나타내는 제 2 제어신호를 생성하는 단계; 제 2 신호에 응답하여 상기 복수개의 제 1 제어 신호의 지연시켜 복수개의 제 3 제어 신호를 생성하는 단계; 메모리 장치의 카스 레이턴시에 따라 상기 제 3 제어신호중의 하나를 선택하는 단계를 구비한다.
본 발명의 제 3 실시예에 따른 DLL 클락신호를 이용하는 메모리 장치의 데이타 출력 제어 장치는 데이타를 출력하는 출력 드라이버와, 카스 레이턴시에 따라 상기 출력 드라이버의 동작 시점을 조절하는 신호를 발생하는 카스 레이턴시 제어부를 구비하며,상기 카스 레이턴시 제어부는 상기 DLL 클락신호와 상기 메모리 장치의 외부로부터 인가되는 외부클락간의 시간차를 이용하여 상기 출력 드라이버를 제어하는 신호를 발생한다.
본 발명의 제 3 실시예에서, 상기 카스 레이턴시 제어부는 1)상기 외부클락의 라이징 에지시 인가되는 리드 커맨드에 의하여 내부적으로 활성화되는 제 1 제어신호와 상기 제 1 제어신호가 활성된 상태에서 최초로 발생하는 상기 DLL 클락신호의 라이징 에지에 동기되어 발생하는 제 2 제어신호를 출력하는 리드 커맨드 제어부와, 2)상기 제 2 제어신호를 일정시간 지연시켜 제 3 제어신호를 출력하는 지연부와, 3)상기 제 1 제어신호의 라이징 에지에 인에이블되고 상기 제 3 제어신호의 라이징 에지에 디스에이블되는 펄스 폭을 갖는 제 4 제어신호를 출력하고, 상기 제 4 제어신호의 인에이블구간동안 상기 외부클락의 라이징 에지가 몇 번인지를 카운트하는 제 5 제어신호를 출력하는 카운트 신호 발생 회로와, 4)상기 제 4 및 제 5 제어신호를 이용하여 복수개의 제어 신호를 출력하는 제어부와, 5)상기 제 2 제어신호를 수신하여 복수개의 출력 인에이블 신호를 출력하는 데이타 출력 제어신호 발생부를 구비한다. 여기서, 상기 제 1 및 제 2 제어신호와 상기 복수개의 출력 인에이블 신호의 펄스 폭은 동일하며, 상기 제어부에서 출력되는 상기 복수개의 제어신호중의 하나가 선택되어 상기 복수개의 출력 인에이블 신호중의 하나가 선택된다.
본 발명의 제 3 실시예에서, 상기 출력 인에이블 신호의 선택은 상기 메모리 장치의 카스 레이턴시에 의하여 결정된다.
본 발명의 제 3 실시예에서, 상기 복수개의 출력 인에이블 신호는 상기 DLL 클락의 라이징 에지에 동기되어 순차적으로 발생하며, 상기 메모리 장치의 카스 레 이턴시가 증가할 수록 상기 선택되는 출력 인에이블 신호의 발생 시간은 지연된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다. 참고로, 도 1에서 설명한 데이타 출력 제어부의 기본 구조는 본 발명에서도 동일하게 적용된다. 다만, 본 발명은 카스 레이턴시 제어부에 그 특징이 있으므로 도 5내지 도 9에서는 카스 레이턴시 제어부에 대하여 중점적으로 설명될 것이다.
도 4는 본 발명의 개념을 설명하기 위한 파형도이다.
도 4에서, (a)는 외부클락주파수가 낮은 경우로서, 0< tDO < tCK 조건을 만족하는 경우이다. 도 4에서, (b)는 외부클락신호의 주파수가 높은 경우로서, tCK ≤ tDO < 2tCK 조건을 만족하는 경우이다.
이로부터 다음과 같은 일반적인 조건을 도출해 낼수 있다.
즉, 도 4의 (a)에서 알 수 있듯이, tDO < tCK 인 경우, 외부클락신호(CK)와 DLL클락신호(dllclkp)간의 시간 지연은 tDO - tCK 로 나타낼 수 있다.
다음, 도 4의 (b)에서 알 수 있듯이, (n-1)*tCK < tDO < n*tCK 인 경우, 외부클락신호(CK)와 DLL클락신호(dllclkp)간의 시간 지연은 n*tCK - tDO 로 나타낼 수 있다.
본 발명은 이러한 점에 착안한 것으로, 외부클락신호(CK)와 DLL클락신호(dllclkp)간의 시간 지연의 정도를 나타내는 n를 검출한 후, 이를 카스 레이턴시 제어부에 반영하는 방법을 제공한다. 예컨대, 도 4의 (b)의 경우는 n이 2인 경우 를 나타낸다. n는 카운터 회로를 이용하여 검출한다(이에 대하여는 도 5내지 9에서 구체적으로 설명된다).
도 5는 본 발명에 따른 카스 레이턴시 제어부를 도시한다.
도 5의 카스 레이턴시 제어부는 리드 동작 제어부(510)와 제어부(520)와 데이타 출력 제어신호 발생부(530)와 지연부(540)와 카운트 신호 발생부(550)를 구비한다. 도 2의 회로와 다른 점은 제어부(520)와 지연부(540)와 카운트 신호 발생부(550)이 추가되어 있다는 것이다.
도 5에서, 리드 동작 제어부(510)는 리드 동작을 제어하며, 내부 리드 커맨드 신호(rd_cmd)와 제어 신호(yout)를 출력한다. 내부 리드 커맨드 신호(rd_cmd)는 메모리 장치의 내부에서 리드 동작을 인에이블시키는 신호이고, 제어 신호(yout)는 데이타 출력 제어신호 발생부(530)의 동작을 제어하는 신호이다.
지연부(540)는 리드 동작 제어부(510)의 출력신호(yout)를 일정시간 지연시킨다. 지연부의 지연시간은 대략 "TDO+tRD+tDA-tDD"이다.
카운트 신호 발생부(550)는 내부 리드 커맨드(rd_cmd)와 내부클락신호(clkpd)와 버스트 엔드 신호(bstendbp)와 지연 신호(delayed_yout)를 수신한다. 여기서, 내부클락신호(clkpd)는 외부클락신호(CK)를 버퍼링하여 지연시킨 신호이고, 버스트 엔드 신호(bstendbp)는 리드 동작 종료를 나타내는 신호이다.카운트 신호 발생부(550)의 출력신호(xclkp, ntck)는 제어부(520)에 인가된다. 카운트 신호 발생부(550)의 구체적인 실시예는 도 7에서 설명된다.
제어부(52)는 신호(xclkp, ntck, rd_cmd)를 수신하여 복수개의 제어 신호(sel0, se1, sel2, sel3)를 출력한다. 제어부(520)의 구체적인 실시예는 도 8에서 설명된다.
데이타 출력 제어 신호 발생부(530)은 신호(sel0, se1, sel2, sel3, dllclkp, yout)를 수신하여 도 1의 출력 드라이버(130)에 저장된 데이타의 출력 타이밍을 조정하는 출력 인에이블 제어 신호(oe10~oeN)를 생성한다. 출력 인에이블 제어 신호(oe10~oeN)는 카스 레이턴시에 대한 정보를 가지고 있다. 따라서, 출력 인에이블 제어 신호(oe10~oeN)중에서 카스 레이턴시에 대응하는 하나의 출력 인에이블 신호가 출력되어 도 1의 출력 드라이버(130)에 인가된다. 데이타 출력 제어 신호 발생부(530)의 구체적인 실시예는 도 9에서 설명된다.
도 6은 도 5의 리드 동작 제어부의 일 실시예이다.
도 6의 리드 동작 제어부는 D플립플롭(60, 61)과 T플립플롭(62)과 구동부(63, 64)와 래치부(65)를 구비한다.
동작에 있어서, D 플립플롭(60)은 펄스형 신호인 readp와 bstendbp를 이용하여 레벨 신호인 내부 리드 커맨드(rd_cmd)를 생성한다.
내부 리드 커맨드(rd_cmd)가 하이 레벨을 유지하는 동안, D 플립플롭(61)은 DLL클락신호(dllclkp)를 풀업 드라이버(63)를 제어한다.
D 플립플롭(62)은 DLL클락신호(dllclkp)를 토글링하여 풀다운 드라이버를 제어한다.
도 6에서 알 수 있듯이, 내부 리드 커맨드(rd_cmd)는 신호(readp)에 동기되어 있으며, 래치부(65)의 출력 신호(yout)는 DLL클락신호(dllclkp)에 동기되어 있 다.
도 7은 도 5의 카운트 신호 발생부의 일 실시예이다.
도 7의 카운트 신호 발생부는 2 상태 위상 검출기(2-state phase detector: 700)와 D플립플롭(73)과 지연부(74)와 낸드 게이트(75)를 구비한다.
2 상태 위상 검출기(700)는 D플립플롭(70, 71)과 익스크루시브 오아 게이트(72)를 구비한다. 2 상태 위상 검출기(700)는 내부 리드 커맨드(rd_cmd)와 지연 신호(delayed_yout)의 라이징 에지의 시간차를 검출한다.
여기서, 외부클락신호(CK)를 기준으로 내부 리드 커맨드(rd_cmd)는 tRD+tDA+tDFF 의 지연시간을 가진다. 참고로, tDFF는 D플립플롭의 지연시간이다.
그리고, 신호(yout)는 외부클락신호(CK)를 기준으로 n*tCK-tDO+tDFF+tDD의 지연시간을 가진다. 여기서, 정수 n은 내부 리드 커맨드(rd_cmd)가 인에이블되어 있는 동안 토글링되는 DLL클락신호(dllclkp)의 횟수를 나타낸다. 지연부(540)의 지연시간은 tDO+tRD+tDA-tDD이므로 지연 신호(delayed_out)는 외부클락신호(CK)를 기준으로 n*tCK + tDFF + tRD+ tDA 의 지연시간을 가진다. 여기서, 정수 n은 리드 커맨드가 인가되는 외부클락신호(CK)에 대응하는 DLL클락신호(dllclkp)이 발생한 후, 상기 리드 커맨드(rd_cmd)가 발생한 외부클락신호(CL)의 라이징 에지가 처음 만나는 n번째의 DLL클락신호(dllclkp)을 나타낸다.
예컨대, 도 4의 (a)에서, 1 번으로 표시한 외부클락(CK)의 라이징 에지에 리드 커맨드가 인가되면, tDO의 네거티브 딜레이를 갖는 DLL클락신호(dllclkp)는 1번으로 표시한 시간에 라이징된다. 도 4(a)에서, 외부클락(CK)의 리드 커맨드후 처 음으로 발생하는 DLL클락신호(dllclkp)는 2 번으로 표시되어 있다. 이는 외부클락의 리드 커맨드후 첫번째 나타나는 DLL클락신호이다. 따라서, 도 4(a)는 n=1인 경우를 나타낸다.
도 4(b)는 외부클락의 주파수가 증가한 경우를 나타낸다.
도시된 바와같이, 2 번으로 표시한 외부클락(CK)의 라이징 에지에 리드 커맨드가 인가되면, tDO의 네거티브 딜레이를 갖는 DLL클락신호(dllclkp)는 2번으로 표시한 시간에 라이징된다. 도 4(b)에서, 외부클락(CK)의 리드 커맨드후 처음으로 발생하는 DLL클락신호(dllclkp)는 4 번으로 표시되어 있다. 이는 외부클락의 리드 커맨드후 두번째 나타나는 DLL클락신호이다. 따라서, 도 4(b)는 n=2인 경우를 나타낸다.
따라서, 2 상태 위상 검출기(700)의 출력신호(ntck)는 입력신호인 내부 리드 커맨드(rd_cmd)의 라이징 에지와 지연신호(delayed_out)의 라이징 에지의 시간차를 펄스폭으로 하는 펄스 신호이다. 이 때, 펄스 신호(ntck)의 펄스 폭은 n*tCK이다 (도 10 참조).
다음, 도 7에서 알 수 있듯이, D플립플롭(73)은 신호(ntck)가 하이 레벨로 인에이블되어 있는 동안, 내부클락신호(clkpd)를 수신하여 출력한다. 또한, 내부클락신호(clkpd)는 지연부(74)를 통과한다. 앤드 게이트(75)는 D플립플롭(73)의 출력신호와 지연부(74)의 출력신호를 조합한다. 앤드 게이트(75)의 출력신호는 xclkp이다(도 10 참조). 도 10에서 알 수 있듯이, 신호(xclkp)는 신호(ntck)가 인에이블되어 있는 동안 외부클락신호(CK)의 클락수를 검출한다. 도 10의 경우는 클락수가 2인 경우를 나타낸다. 따라서, n=2 이다.
도 7에서, 파워 업 신호(pwrup)는 디램이 동작하는 경우에는 하이 레벨이며, 초기에는 로우 레벨이다. 도 7에서, D플립플롭(70)의 경우, 파워 업 신호(pwrup)가 로우 레벨일 때 SET 상태가 된다. 이 경우, D플립플롭(70)의 출력단(Q)은 하이 레벨이며, 출력단(QB)은 로우 레벨이다. 반면에, D플립플롭(71)의 경우, 파워 업 신호(pwrup)가 하이 레벨일 때 RESET 상태가 된다. 이 경우, D플립플롭(71)의 출력단(Q)은 로우 레벨이며, 출력단(QB)은 하이 레벨이다.
도 8은 도 5에 도시된 제어부(520)의 일 실시예이다.
도 8에 개시된 제어부는 카운터부와 초기화 회로(890)를 구비한다. 카운터부는 T플립플롭(810, 830)과 D플립플롭(820, 840)과 앤드 게이트(850~880)를 구비한다.
카운터부는 신호(xclkp)의 클락수에 대응하여 복수개의 선택신호(sel0~sel3)중의 하나를 선택한다. 즉, 신호(xclkp)의 클락수가 1인 경우(n=1), 선택 신호(sel0)가 하이로 인에이블되고, 신호(xclkp)의 클락수가 2인 경우(n=2), 선택 신호(sel1)가 하이로 인에이블된다. 마찬가지로, 신호(xclkp)의 클락수가 3인 경우(n=3), 선택 신호(sel2)가 하이로 인에이블되고, 신호(xclkp)의 클락수가 4인 경우(n=4), 선택 신호(sel3)가 하이로 인에이블된다.
초기화 회로(890)는 신호(ntck)를 수신하는 인버터(81)와, 신호(rd_cmd)와 인버터(81)의 출력신호를 수신하는 앤드 게이트(82)와, 앤드 게이트의 출력신호(ntckb)를 지연시키는 지연부(83)와, 지연부(83)의 출력신호와 앤드 게이트(82)의 출력신호를 수신하는 낸드 게이트(84)와, 낸드 게이트(84)의 출력신호(ntck_in)를 수신하여 반전시키는 인버터(85)와, 인버터(85)의 출력신호(ntck_inb)를 클락신호로 수신하는 T플립플롭(86)을 포함한다.
초기화 회로(890)에서, 신호(rd_cmd)가 하이 레벨로 천이하면, 낸드 게이트(84)는 하이 레벨의 펄스 신호(ntck_in)를 출력한다. 신호(ntck_in)가 하이 레벨인 경우, T플립플롭(810, 830)은 리셋되며, T플립플롭(86)의 출력(enable)은 로우 레벨이 된다. 이후, 카운팅이 종료(ntck=0)된 경우, 펄스 신호(ntck_in)에 의하여 T플립플롭(810, 830)은 다시 리셋되고, 새로운 하이 레벨의 신호(rd_cmd)가 인가되기까지 T플립플롭(86)의 출력(enable)은 하이 레벨이 된다.
이처럼, 초기화 회로(890)는 신호(rd_cmd)가 하이 레벨로 인가되는 경우마다 위의 과정을 반복한다. 단, 신호(ntck)가 하이 레벨인 구간에서는 낸드 게이트(84)는 펄스 신호를 발생하지 않는다. 참고로, 초기화 회로(890)에서, 앤드 게이트(82)의 출력신호(ntckb)는 신호(ntck)의 종료시에 카운트된 값을 D플립플롭(820, 840)으로 인가하는 역할을 한다.
도 9a는 도 5의 데이타 출력 제어신호 발생부(530)의 일 실시예이다.
도 9a의 데이타 출력 제어신호 발생부는 복수개의 D플립플롭(90~94)와 멀티플렉서부(95~98)로 구성된다. 참고로, 도 9에 도시된 복수개의 D플립플롭(90~94)은 동일한 기능을 갖는 다른 쉬프트 레지스터 등으로 대체 구현이 가능하다.
복수개의 D플립플롭(90~94)은 DLL클락신호(dllclkp)의 라이징 에지에 동기되어 입력단(D)에 인가되는 신호를 출력단(Q)으로 전송한다.
D플립플롭(90)의 입력단(D)에는 신호(yout)가 인가되며, DLL클락신호(dllclk)의 라이징 에지에 동기되어 출력단(Q)으로 전달된다. D플립플롭(90)의 출력신호는 oe20'로 표시된다.
D플립플롭(90)의 출력신호(oe20')는 D플립플롭(91)의 입력단(D)에 인가되며, DLL클락신호(dllclk)의 라이징 에지에 동기되어 출력단(Q)으로 전달된다. D플립플롭(91)의 출력신호는 oe30'로 표시된다.
D플립플롭(91)의 출력신호(oe30')는 D플립플롭(92)의 입력단(D)에 인가되며, DLL클락신호(dllclk)의 라이징 에지에 동기되어 출력단(Q)으로 전달된다. D플립플롭(92)의 출력신호는 oe40'로 표시된다.
이러한 방식으로 복수개의 D플립플롭(90~94)은 캐스캐이드(cascade) 방식으로 연결된다.
멀티플렉서(95)는 4개의 입력단자를 통하여 D플립플롭(90)의 출력신호(oe20')와 신호(yout)와 2개의 접지신호를 수신한다.
멀티플렉서(96)는 4개의 입력단자를 통하여 D플립플롭(91)의 출력신호(oe30')와 D플립플롭(90)의 출력신호(oe20')와 신호(yout)와 접지신호를 수신한다.
멀티플렉서(97)는 4개의 입력단자를 통하여 D플립플롭(92)의 출력신호(oe40')와 D플립플롭(91)의 출력신호(oe30')와 D플립플롭(90)의 출력신호(oe20')와 신호(yout)를 수신한다.
멀티플렉서(98)는 4개의 입력단자를 통하여 4개의 신호(oeN', oeN-1', oeN-2', oeN-3')를 수신한다. 신호(oeN')는 D플립플롭(94)의 출력신호이며, 신호(oeN- 1')는 D플립플롭(93)의 출력신호이다. 신호(oeN-2')는 D플립플롭(93)의 전단에 위치하는 D플립플롭의 출력신호이다. 신호(oeN-3')는 D플립플롭(93)의 전전단에 위치하는 D플립플롭의 출력신호이다.
각 멀티플렉서(95~98)에 인가된 신호는 선택신호(sel0~sel3)에 의하여 출력된다.
예컨대, 선택신호(sel0)가 인에이블되면, 멀티플렉서(95)는 신호(oe20')를 선택하여 출력하며, 멀티플렉서(96)는 신호(oe30')를 선택하여 출력하며, 멀티플렉서(97)는 신호(oe40')를 선택하여 출력하며, 멀티플렉서(98)는 신호(oeN')를 선택하여 출력한다.
각 멀티플렉서(95~98)의 출력신호는 oe20, oe30, oe40, ..., oeN으로 표시되어 있다. 출력신호(oe20, oe30, oe40, ..., oeN)는 데이타 출력용 데이타 드라이버(미도시)의 인에이블 시점을 제어하기 위한 신호이다.
도 9b는 메모리 장치의 카스 레이턴시(CL)에 따라 데이타 드라이버(미도시)에 인가될 최종 출력 인에이블 신호를 선택하는 회로를 도시한다.
도 9b에서, 도 9a의 회로에서 출력된 출력신호(0e20, oe30, ...)는 모두 하이 레벨이다. 따라서, 최종 출력신호(outen)는 메모리 장치의 카스 레이턴시에 의하여 결정된다.
예컨대, 카스 레이턴시가 4인 경우, CL4만이 하이 레벨이고, 나머지 카스 레이턴시(CL3, CL5, CL6...)는 모두 로우 레벨이다. 따라서, 카스 레이턴시(CL4)와 출력신호(oe30)가 선택되어 최종 출력신호(outen)로 전달된다.
도 10은 카스 레이턴시에 따른 출력인에이블신호의 파형도를 설명하는 도면으로, n=2이고, 카스 레이턴시가 6인 경우(CL=6)의 파형도이다.
n=2인 경우, 도 9에서 알 수 있듯이, 선택신호(sel1)에 의하여 각 멀티플렉서(95~98)의 두번째 입력신호(yout, oe20', oe30', oe40', oe50', ..)가 선택되어 멀티플렉서의 출력단(oe20, oe30, oe40, oe50, oe60,...,oeN)으로 출력된다.
다음, 도 9b에서 알 수 있듯이, CL=6 신호만이 하이 레벨로 인에이블되므로, 신호(oe50)가 선택되어 출력단(outen)으로 출력된다. 참고로, 도 9a 와 도 10에서 알 수 있듯이, 신호(oe50)는 신호(oe40')으로부터 생성된다. 따라서, n=2인 경우, 출력 드라이버의 인에이블 여부를 결정하는 신호(outen)의 인에이블 시점을 한 클락 앞당길 수 있음을 알 수 있다.
비록 도시되지는 않았지만, 만약 n=3 이고, CL=6인 경우에는 선택신호(sel2)가 인에이블되어 신호(oe50)는 신호(oe30')에 의하여 생성될 것이다. 따라서, 이 경우는 출력 드라이버의 인에이블 여부를 결정하는 신호(outen)의 인에이블 시점을 2 클락 앞당길 수 있음을 알 수 있다.
도 10에서 알 수 있듯이, 출력신호(outen)가 인에이블 상태를 유지하는 동안 메모리 장치의 출력 드라이버는 DLL 회로에서 발생된 DLL클락신호(dllclkp)의 라이징 에지 및 폴링 에지에 동기되어 데이타를 외부로 출력된다. 따라서, 리드 커맨드가 인가된 후부터 6번째 외부클락신호의 펄스신호 이후에 데이타가 출력됨을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명은 메모리 장치의 카스 레이턴시와 동작 주파수를 고려하여 데이타의 출력시점을 조절하는 회로를 제공한다.
본 발명의 회로를 사용하는 경우, 고주파 메모리 장치에서도 안정된 데이타 출력이 가능하다.

Claims (6)

  1. DLL 클락신호를 이용하는 메모리 장치의 데이타 출력 제어 방법에 있어서,
    상기 DLL 클락신호와 상기 메모리 장치의 외부로부터 인가되는 외부클락간의 딜레이 차이를 계산하는 단계;
    상기 딜레이 차이를 이용하여 상기 메모리 장치로부터 출력되는 데이타의 출력 시점을 제어하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 데이타 출력 제어 방법.
  2. DLL 클락신호를 이용하는 메모리 장치의 데이타 출력 제어 방법에 있어서,
    데이타의 출력 시점을 제어하기 위한 복수개의 제 1 제어 신호를 출력하는 단계;
    상기 DLL 클락신호와 상기 메모리 장치의 외부로부터 인가되는 외부클락간의 딜레이 차이를 계산하는 단계;
    상기 딜레이 차이의 정도를 나타내는 제 2 제어신호를 생성하는 단계;
    상기 제 2 신호에 응답하여 상기 복수개의 제 1 제어 신호의 지연시켜 복수개의 제 3 제어 신호를 생성하는 단계;
    상기 메모리 장치의 카스 레이턴시에 따라 상기 제 3 제어신호중의 하나를 선택하는 단계를 구비하는 메모리 장치의 데이타 출력 제어 방법.
  3. DLL 클락신호를 이용하는 메모리 장치의 데이타 출력 제어 장치에 있어서,
    데이타를 출력하는 출력 드라이버와,
    카스 레이턴시에 따라 상기 출력 드라이버의 동작 시점을 조절하는 신호를 발생하는 카스 레이턴시 제어부를 구비하며,
    상기 카스 레이턴시 제어부는 상기 DLL 클락신호와 상기 메모리 장치의 외부로부터 인가되는 외부클락간의 시간차를 이용하여 상기 출력 드라이버를 제어하는 신호를 발생하는 것을 특징으로 하는 메모리 장치의 데이타 출력 제어 장치.
  4. 제 3 항에 있어서,
    상기 카스 레이턴시 제어부는
    상기 외부클락의 라이징 에지시 인가되는 리드 커맨드에 의하여 내부적으로 활성화되는 제 1 제어신호와 상기 제 1 제어신호가 활성된 상태에서 최초로 발생하는 상기 DLL 클락신호의 라이징 에지에 동기되어 발생하는 제 2 제어신호를 출력하는 리드 커맨드 제어부와,
    상기 제 2 제어신호를 일정시간 지연시켜 제 3 제어신호를 출력하는 지연부와,
    상기 제 1 제어신호의 라이징 에지에 인에이블되고 상기 제 3 제어신호의 라이징 에지에 디스에이블되는 펄스 폭을 갖는 제 4 제어신호를 출력하고, 상기 제 4 제어신호의 인에이블구간동안 상기 외부클락의 라이징 에지가 몇 번인지를 카운트하는 제 5 제어신호를 출력하는 카운트 신호 발생 회로와,
    상기 제 4 및 제 5 제어신호를 이용하여 복수개의 제어 신호를 출력하는 제어부와,
    상기 제 2 제어신호를 수신하여 복수개의 출력 인에이블 신호를 출력하는 데이타 출력 제어신호 발생부를 구비하며,
    상기 제 1 및 제 2 제어신호와 상기 복수개의 출력 인에이블 신호의 펄스 폭은 동일하며,
    상기 제어부에서 출력되는 상기 복수개의 제어신호중의 하나가 선택되어 상기 복수개의 출력 인에이블 신호중의 하나가 선택되는 것을 특징으로 하는 메모리 장치의 데이타 출력 제어 장치.
  5. 제 4 항에 있어서,
    상기 출력 인에이블 신호의 선택은 상기 메모리 장치의 카스 레이턴시에 의하여 결정되는 것을 특징으로 하는 메모리 장치의 데이타 출력 제어 장치.
  6. 제 4 항에 있어서,
    상기 복수개의 출력 인에이블 신호는 상기 DLL 클락의 라이징 에지에 동기되어 순차적으로 발생하며,
    상기 메모리 장치의 카스 레이턴시가 증가할 수록 상기 선택되는 출력 인에이블 신호의 발생 시간은 지연되는 것을 특징으로 하는 메모리 장치의 데이타 출력 제어 장치.
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