KR20160093434A - 고속 통신을 위한 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템 - Google Patents

고속 통신을 위한 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템 Download PDF

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KR20160093434A
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Abstract

반도체 장치의 인터페이스 회로는 펄스 생성부, 데이터 클럭 동기부 및 시스템 클럭 동기부를 포함할 수 있다. 상기 펄스 생성부는 버스트 종료 신호를 데이터 클럭 신호에 기초하여 버스트 종료 펄스를 생성한다. 상기 데이터 클럭 동기부는 상기 버스트 종료 펄스 및 상기 데이터 클럭 신호에 기초하여 데이터 클럭 동기 신호를 인에이블시키고, 버스트 종료 감지 신호에 기초하여 상기 데이터 클럭 동기 신호를 디스에이블시킨다. 상기 시스템 클럭 동기부는 상기 데이터 클럭 동기 신호를 시스템 클럭 신호에 동기시켜 상기 버스트 종료 감지 신호를 생성한다.

Description

고속 통신을 위한 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템 {INTERFACE CIRCUIT FOR HIGH SPEED COMMUNICATION, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}
본 발명은 통신 시스템에 관한 것으로, 더 상세하게는 고속 통신을 위한 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템에 관한 것이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소로 구성될 수 있다. 상기 전자 제품 내의 서로 다른 두 개의 전자 구성요소는 짧은 시간 내에 많은 데이터를 처리할 수 있도록 고속으로 통신할 수 있다. 상기 전자 구성요소들은 일반적으로 인터페이스 회로를 통해 통신할 수 있다. 상기 전자 구성요소는 다양한 방식으로 통신할 수 있고, 직렬 통신 방식이 일 예이다.
전자 구성요소의 성능이 발전하면서, 대역폭을 증가시키고 전력 소모를 감소시킬 수 있는 통신 방식의 필요성이 증가되고 있다. 위와 같은 필요성을 만족시키기 위해, 새로운 직렬 통신 방식이 다양하게 제시되고 있고, 새로운 직렬 통신 방식을 뒷받침하기 위한 개선된 인터페이스 회로가 개발되고 있다.
본 발명의 실시예는 고속으로 통신하는 시스템에서, 신속하게 동작 모드 전환을 가능하게 하는 인터페이스 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 버스트 종료 신호를 데이터 클럭 신호에 기초하여 버스트 종료 펄스를 생성하는 펄스 생성부; 상기 버스트 종료 펄스 및 상기 데이터 클럭 신호에 기초하여 데이터 클럭 동기 신호를 인에이블시키고, 버스트 종료 감지 신호에 기초하여 상기 데이터 클럭 동기 신호를 디스에이블시키는 데이터 클럭 동기부; 및 상기 데이터 클럭 동기 신호를 시스템 클럭 신호에 동기시켜 상기 버스트 종료 감지 신호를 생성하는 시스템 클럭 동기부를 포함하는 인터페이스 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 버스트 종료 신호 및 데이터 클럭 신호에 기초하여 버스트 종료 펄스를 생성하는 펄스 생성부; 상기 버스트 종료 펄스가 생성되었을 때, 버스트 종료 감지 신호가 인에이블될 때까지 데이터 클럭 동기 신호를 인에이블시키는 데이터 클럭 동기부; 및 상기 데이터 클럭 동기 신호를 상기 시스템 클럭 신호에 동기시켜 상기 버스트 종료 감지 신호를 생성하는 시스템 클럭 동기부를 포함하는 인터페이스 회로를 포함할 수 있다.
본 발명의 실시예에 따른 시스템은 호스트; 및 상기 호스트와 연결되고, 컨트롤러 및 상기 컨트롤러와 연결되어 데이터를 저장 및 출력하는 적어도 하나의 메모리를 포함하는 반도체 장치를 포함하고, 상기 컨트롤러는 버스트 종료 신호 및 데이터 클럭 신호에 기초하여 버스트 종료 펄스를 생성하는 펄스 생성부; 상기 버스트 종료 펄스가 생성되었을 때, 버스트 종료 감지 신호가 인에이블될 때까지 데이터 클럭 동기 신호를 인에이블시키는 데이터 클럭 동기부; 및 상기 데이터 클럭 동기 신호를 상기 시스템 클럭 신호에 동기시켜 상기 버스트 종료 감지신호를 생성하는 시스템 클럭 동기부를 포함할 수 있다.
본 발명의 실시예는 시스템의 통신 정확성 및 효율성을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 인터페이스 회로의 구성을 보여주는 도면,
도 3은 도 1 및 도 2에서 설명된 직렬 통신 방식을 사용하는 전자 구성요소를 포함하는 시스템을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 인터페이스 회로의 구성을 보여주는 도면,
도 6은 도 5에 도시된 펄스 생성부의 구성을 보여주는 도면,
도 7은 도 5에 도시된 데이터 클럭 동기부의 구성을 보여주는 도면,
도 8은 도 5에 도시된 시스템 클럭 동기부의 구성을 보여주는 도면,
도 9는 종래 및 본 발명의 실시예에 따른 인터페이스 회로의 동작을 보여주는 타이밍도이다.
도 1에서, 본 발명의 실시예에 따른 시스템(1)은 마스터 장치(110) 및 슬레이브 장치(120)를 포함할 수 있다. 상기 마스터 장치(110)는 상기 슬레이브 장치(120)를 제어하는 호스트 장치일 수 있다. 상기 마스터 장치(110)는 연산 동작을 수행할 수 있고, 상기 슬레이브 장치(120)를 제어하기 위한 다양한 제어신호를 생성할 수 있다. 상기 슬레이브 장치(120)는 상기 마스터 장치(110)에 의해 제어되어 다양한 동작을 수행할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 하나의 링크를 구성할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 서브 링크를 통해 통신할 수 있고, 보다 구체적으로 상기 마스터 장치(110) 및 슬레이브 장치(120)는 고속으로 통신하기 위해 각각 인터페이스 회로를 포함할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 신호 전송 라인(131, 132)을 통해 연결될 수 있고, 상기 신호 전송 라인(131, 132) 및 상기 인터페이스 회로(111, 121)를 통해 서로 신호를 주고 받을 수 있다.
상기 인터페이스 회로(111, 121)는 차동 신호 전송 방식의 직렬 통신을 수행할 수 있다. 상기 마스터 장치(110)의 인터페이스 회로(111)는 마스터 장치(110)로부터 슬레이브 장치(120)로 신호를 전송하기 위한 전송기(TX, 113)와 상기 슬레이브 장치(120)로부터 전송된 신호를 수신하기 위한 수신기(RX, 115)를 포함할 수 있다. 상기 슬레이브 장치(120)의 인터페이스 회로(121)는 상기 마스터 장치(110)로부터 전송된 신호를 수신하기 위한 수신기(RX, 123)와 상기 마스터 장치(110)로 신호를 전송하기 위한 전송기(TX, 125)를 포함할 수 있다. 상기 신호 전송 경로(131, 132)는 복수의 레인을 포함할 수 있고, 각각의 레인은 2개의 신호 전송 라인을 포함할 수 있다. 상기 2개의 신호 전송 라인은 차동 신호를 전송할 수 있다. 도 1에서, 상기 마스터 장치(110)의 전송기(113)와 상기 슬레이브 장치(120)의 수신기(123)를 연결하는 1개의 레인(131)과, 상기 슬레이브 장치(120)의 전송기(125)와 상기 마스터 장치(110)의 수신기(115)를 연결하는 1개의 레인(132)이 도시되어 있으나, 이에 한정하는 것은 아니고, 상기 시스템(1)은 신호의 전송 및 수신을 위한 복수의 레인을 더 포함할 수 있다.
상기 마스터 장치(110) 및 슬레이브 장치(120)는 레인 관리부(117, 127)를 더 포함할 수 있다. 상기 레인 관리부(117, 127)는 상기 마스터 장치(110)와 슬레이브 장치(120)가 복수의 레인을 통해 신호를 주고 받을 때, 각각 전송되는 신호를 배분하고 수신된 신호를 합치는 기능을 수행할 수 있다.
도 2는 본 발명의 실시예에 따른 인터페이스 회로(2)의 구성을 구체적으로 보여주는 도면이다. 상기 인터페이스 회로(2)는 도 1에 도시된 상기 마스터 장치(110) 및 상기 슬레이브 장치(120)의 인터페이스 회로(111, 121)로 적용될 수 있다. 도 2에서, 일 예로 상기 마스터 장치(110)의 전송기(113)와 상기 슬레이브 장치(120)의 수신기(123)에 대응될 수 있는 구성요소가 도시되어 있고, 상기 전송기(113)는 마스터 장치의 인터페이스 회로(210)로 언급될 수 있고, 상기 수신기(115)는 슬레이브 장치의 인터페이스 회로(220)로 언급될 수 있다. 상기 마스터 장치의 인터페이스 회로(210) 및 상기 슬레이브 장치의 인터페이스 회로(220)는 2개의 신호 전송 라인(DP, DN)을 통해 서로 통신할 수 있다. 상기 2개의 신호 전송 라인(DP, DN)은 차동 신호를 전송할 수 있다.
상기 마스터 장치의 인터페이스 회로(210)는 맵퍼(211), 인코더(212), 직렬화부(213) 및 전송 드라이버(214)를 포함할 수 있다. 상기 맵퍼(211)는 상기 데이터가 상기 시스템의 인터페이스 프로토콜에 적합해질 수 있도록 통제 부호(Control symbol)를 추가하여 상기 데이터를 재구성할 수 있다. 상기 8 비트의 데이터는 상기 마스터 장치 및 상기 슬레이브 장치 내부에서 사용되는 데이터의 형태일 수 있다. 상기 인코더(212)는 상기 8비트 데이터의 정보에 따라 정해진 패턴을 갖는 10비트의 심벌을 생성할 수 있다. 예를 들어, 상기 인코더(212)는 상기 신호 전송 라인(DP, DN)을 통해 전송되는 신호의 레벨이 계속하여 천이될 수 있도록 상기 8비트의 데이터를 인코딩할 수 있다. 상기 마스터 장치 및 슬레이브 장치 사이의 직렬 통신 방식은 클럭 신호를 사용하지 않기 때문에, 상기 신호 전송 라인(DP, DN)을 통해 전송된 신호에 기초하여 내부적으로 클럭 신호를 생성하여야 한다. 이 때, 상기 클럭 신호를 정확하게 생성하기 위해서, 상기 신호 전송 라인(DP, DN)을 통해 전송되는 신호는 계속적으로 천이될 필요성이 있다.
상기 직렬화부(213)는 상기 인코더(212)로부터 출력된 10비트의 인코딩된 심벌을 직렬화시켜, 1비트씩 순차적으로 출력할 수 있다. 상기 전송 드라이버(214)는 상기 직렬화부(213)의 출력에 응답하여 10회에 걸쳐 상기 10비트의 인코딩된 심벌을 상기 신호 전송 라인(DP, DN)으로 출력할 수 있다. 상기 전송 드라이버(214)는 상기 1비트에 해당하는 차동 신호를 상기 신호 전송 라인(DP, DN)으로 전송할 수 있다. 따라서, 상기 전송 드라이버(214) 및 상기 신호 전송 라인(DP, DN)을 통해 10회에 걸쳐 10비트의 심벌이 상기 슬레이브 장치의 인터페이스 회로(220)로 전송될 수 있다.
상기 슬레이브 장치의 인터페이스 회로(220)는 수신 드라이버(221), 병렬화부(222), 디코더(223) 및 맵퍼(224)를 포함할 수 있다. 상기 수신 드라이버(221)는 상기 신호 전송 라인(DP, DN)을 통해 상기 마스터 장치의 인터페이스 회로(210)로부터 전송된 신호를 수신할 수 있다. 상기 수신 드라이버(221)는 상기 신호 전송 라인(DP, DN)을 통해 전송된 신호를 차동 증폭하여 1비트의 신호를 출력할 수 있다. 상기 병렬화부(222)는 상기 수신 드라이버(221)의 출력을 병렬화하고, 10비트의 심벌을 출력할 수 있다. 상기 디코더(223)는 상기 10비트의 심벌을 디코딩하여 8비트의 데이터를 복원할 수 있다. 상기 맵퍼(224)는 상기 마스터 장치의 인터페이스 회로(210)의 맵퍼(211)에 의해 추가된 통제 부호에 기초하여 상기 디코더(223)의 출력을 상기 맵퍼(211)로 입력된 8비트의 데이터와 동일한 8비트의 데이터로 복원할 수 있다. 도시되지는 않았지만, 상기 슬레이브 장치의 인터페이스 회로(220)는 상기 신호 전송 라인(DP, DN)을 통해 전송된 신호에 기초하여 내부 클럭 신호를 생성하기 위한 클럭 데이터 리커버리 회로를 포함할 수 있고, 상기 신호의 왜곡을 보정할 수 있는 디스큐잉 회로를 더 포함할 수 있다.
상기 마스터 장치의 인터페이스 회로(210)의 구성요소 중 맵퍼(211)와 인코딩부(212)는 디지털 동작 영역의 회로일 수 있고, 직렬화부(213) 및 전송 드라이버(214)는 아날로그 동작 영역의 회로일 수 있다. 상기 슬레이브 장치의 인터페이스 회로(220)의 구성요소 중 수신 드라이버(221)와 병렬화부(222)는 아날로그 동작 영역의 회로일 수 있고, 디코더(223) 및 맵퍼(224)는 디지털 동작 영역의 회로일 수 있다.
도 3은 도 1 및 도 2에서 설명된 직렬 통신 방식을 사용하는 전자 구성요소를 포함하는 시스템을 보여주는 도면이다. 도 3에서, 상기 시스템(3)은 호스트 장치(310), 대용량 저장 장치(320), 메모리(330), 디스플레이 장치(340), 카메라 장치(350), 모뎀(360), 브릿지 칩(370) 및 무선 칩(380)을 포함할 수 있다. 상기 호스트 장치(319(는 나머지 구성요소들과 각각 개별적인 링크를 형성하여 통신할 수 있다.
상기 호스트 장치(310)는 어플리케이션 프로세서 및 주문형 반도체 장치(ASIC, Application Specific Integrated Circuit)과 같은 하나 이상의 집적 회로 장치를 포함할 수 있다. 상기 대용량 저장 장치(320)는 고체 상태 드라이브(SSD) 또는 USB 연결을 통한 FLASH 드라이브와 같은 하나 또는 그 이상의 저장 장치를 포함할 수 있다. 상기 메모리(330)는 어떠한 종류의 메모리 장치를 포함할 수 있다. 예를 들어, 상기 메모리(330)는 DRAM(Dynamic RAM)과 같은 휘발성 메모리 장치를 포함할 수 있고, ROM(Read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Erasable and Programmable ROM), FLASH 메모리, PRAM(Phase Change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등의 비휘발성 메모리 장치를 포함할 수 있다.
상기 호스트 장치(310)는 상기 대용량 저장 장치(320) 및 상기 메모리(330)와 각각 링크를 형성하여 통신할 수 있다. 상기 호스트 장치(310), 상기 대용량 저장 장치(320) 및 상기 메모리(330)는 각각 도 1 및 도 2에 도시된 인터페이스 회로를 구비할 수 있고, 서로 직렬 통신 방식으로 신호를 주고 받을 수 있다. 마찬가지로, 상기 호스트 장치(310)는 상기 디스플레이 장치(340), 상기 카메라 장치(350), 상기 모뎀(360), 상기 브릿지 칩(370) 및 상기 무선 칩(380)과 개별적인 링크를 형성하여 직렬 통신할 수 있다.
도 4는 본 발명의 실시예에 따른 시스템(4)의 구성을 보여주는 도면이다. 도 4에서, 상기 시스템(4)은 호스트(410) 및 반도체 장치(420)를 포함할 수 있다. 상기 호스트(410)는 상기 반도체 장치(420)를 제어하는 프로세서일 수 있다. 상기 호스트(410)는 적어도 하나의 신호 전송 라인(450)을 통해 상기 반도체 장치와 연결되어 하나의 링크를 형성할 수 있다. 상기 적어도 하나의 신호 전송 라인(450)은 차동 신호를 전송하는 신호 전송 라인 쌍일 수 있고, 복수의 차동 신호를 전송하는 복수의 신호 전송 라인 쌍을 포함할 수 있다. 상기 호스트(410)는 상기 적어도 하나의 신호 전송 라인(450)을 통해 상기 반도체 장치(420)와 통신하기 위해 인터페이스 회로(411)를 포함할 수 있고, 상기 인터페이스 회로(411)는 도 2에 도시된 마스터 장치의 인터페이스 회로(210)에 대응될 수 있다. 또한, 상기 인터페이스 회로(411)는 호스트(410)와 반도체 장치(420) 사이에서 신호 전송을 하기 위해 필요한 물리적 계층(PHY)일 수 있다.
상기 반도체 장치(420)는 상기 호스트(410)에 의해 제어되어 데이터를 저장 및 출력할 수 있다. 상기 반도체 장치(420)는 고체 상태 드라이브와 같은 대용량 저장 장치일 수 있다. 상기 반도체 장치(420)는 컨트롤러(430) 및 복수의 비휘발성 메모리(441-444)를 포함할 수 있다. 상기 컨트롤러(430)는 상기 호스트(410)와 상기 복수의 비휘발성 메모리(441-444) 사이의 통신을 중계할 수 있다. 상기 컨트롤러(430)는 상기 복수의 비휘발성 메모리(441-444)와 각각 연결될 수 있고, 각각의 비휘발성 메모리(441-444)와 개별적인 서브 링크 또는 채널을 형성할 수 있다. 일 실시예에서, 상기 컨트롤러(430)는 2개 이상의 비휘발성 메모리와 개별적인 서브 링크 또는 채널을 형성할 수 있다. 상기 비휘발성 메모리(441-444)는 동일한 종류의 메모리일 수 있고, 서로 다른 종류의 메모리를 포함할 수 있다. 예를 들어, 상기 비휘발성 메모리(441-444)는 FLASH 메모리, PRAM(Phase Change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 중 하나 이상을 포함할 수 있다.
상기 컨트롤러(430)는 상기 적어도 하나의 신호 전송 라인(450)을 통해 상기 호스트(410)와 통신하기 위해 인터페이스 회로(431)를 포함할 수 있고, 상기 인터페이스 회로(431)는 도 2에 도시된 슬레이브 장치의 인터페이스 회로(220)에 대응될 수 있다. 상기 인터페이스 회로(431)는 호스트(410)와 반도체 장치(420) 사이에서 신호 전송을 하기 위해 필요한 물리적 계층(PHY)일 수 있다. 상기 인터페이스 회로(431)는 상기 적어도 하나의 신호 전송 라인(450)을 통해 전송된 신호에 기초하여 상기 반도체 장치(420)의 동작 모드를 변환할 수 있다.
상기 컨트롤러(430)는 오실레이터(OSC, 432), 위상 고정 루프(PLL, 433) 및 클럭 데이터 리커버리 회로(CDR, 435)를 더 포함할 수 있다. 상기 오실레이터(432)는 상기 반도체 장치(420)의 동작 모드와 무관하게 소정 주기를 갖는 시스템 클럭 신호(CFGCLK)를 생성할 수 있다. 상기 오실레이터(432)는 상기 반도체 장치(420)가 활성화된 상태뿐만 아니라, 상기 반도체 장치(420)가 전력을 최소로 소모하는 동작 모드에서도 상기 시스템 클럭 신호(CFGCLK)를 생성할 수 있다. 상기 반도체 장치(420)가 전력을 최소로 소모하는 동작 모드는 스톨 모드일 수 있고, 상기 스톨 모드는 예를 들어, 슬립 모드, 파워 다운 모드, 딥 파워 다운 모드 또는 스탠바이 모드일 수 있다.
상기 위상 고정 루프(433)는 데이터 클럭 신호(DCLK)를 생성할 수 있다. 상기 데이터 클럭 신호(DCLK)는 상기 시스템 클럭 신호(CFGCLK)에 비해 더 짧은 주기 및/또는 더 높은 주파수를 가질 수 있다. 상기 위상 고정 루프(433)가 상기 데이터 클럭 신호(DCLK)를 생성되는데 필요한 전류의 양은 클 수 있다. 따라서, 상기 위상 고정 루프(433)는 상기 반도체 장치(420)가 활성화되었을 때 상기 데이터 클럭 신호(DCLK)를 생성할 수 있다. 예를 들어, 상기 반도체 장치(420)는 버스트 동작 모드에서 활성화될 수 있고, 상기 위상 고정 루프(433)는 상기 버스트 동작 모드에서 상기 데이터 클럭 신호(DCLK)를 생성할 수 있다.
상기 클럭 데이터 리커버리 회로(434)는 상기 데이터 클럭 신호(DCLK)의 위상을 변화시킬 수 있다. 상기 클럭 데이터 리커버리 회로(434)는 상기 적어도 하나의 신호 전송 라인(450)을 통해 전송된 신호에 기초하여 상기 데이터 클럭 신호(DCLK)의 위상이 상기 적어도 하나의 신호 전송 라인을 통해 전송된 신호의 위상과 일치되도록 상기 데이터 클럭 신호(DCLK)의 위상을 변화시킬 수 있다. 상기 오실레이터(432) 및 상기 클럭 데이터 리커버리 회로(434)는 상기 위상 고정 루프(433)와 마찬가지로, 아날로그 동작 영역의 회로일 수 있다.
도 5는 본 발명의 실시예에 따른 인터페이스 회로(5)의 구성을 보여주는 도면이다. 상기 인터페이스 회로(5)는 도 4에 도시된 인터페이스 회로(431)로 적용될 수 있다. 도 5에서, 상기 인터페이스 회로(5)는 펄스 생성부(510), 데이터 클럭 동기부(520) 및 시스템 클럭 동기부(530)를 포함할 수 있다. 상기 펄스 생성부(510)는 버스트 종료 신호(BE) 및 데이터 클럭 신호(DCLK)에 기초하여 버스트 종료 펄스(BEP)를 생성할 수 있다. 상기 펄스 생성부(510)는 상기 버스트 종료 신호(BE)를 상기 데이터 클럭 신호(DCLK)에 동기시켜 상기 버스트 종료 펄스(BEP)를 생성할 수 있다. 예를 들어, 상기 펄스 생성부(510)는 상기 버스트 종료 신호(BE)의 레벨이 천이할 때 상기 데이터 클럭 신호(DCLK)의 1주기에 대응하는 펄스 폭을 갖는 상기 버스트 종료 펄스(BEP)를 생성할 수 있다. 상기 버스트 종료 신호(BE)는 버스트 동작이 수행될 때 하이 레벨로 인에이블될 수 있고, 상기 버스트 동작이 종료되면 로우 레벨로 디스에이블될 수 있다. 상기 버스트 동작은 상기 인테페이스 회로(5)를 포함하는 반도체 장치의 액티브 동작 모드일 수 있다. 상기 버스트 동작이 종료되면 상기 반도체 장치는 액티브 동작 모드를 종료하고 스톨 모드로 진입할 수 있다.
상기 데이터 클럭 동기부(520)는 상기 버스트 종료 펄스(BEP), 상기 데이터 클럭 신호(DCLK) 및 버스트 종료 감지 신호(DBE)에 기초하여 데이터 클럭 동기 신호(BED)를 생성할 수 있다. 상기 데이터 클럭 동기부(520)는 상기 버스트 종료 펄스(BEP)가 생성되면 상기 데이터 클럭 동기 신호(BED)를 인에이블시킬 수 있고, 상기 버스트 종료 감지 신호(DBE)가 인에이블되면 상기 데이터 클럭 동기 신호(BED)를 디스에이블시킬 수 있다. 즉, 상기 데이터 클럭 동기부(520)는 상기 버스트 종료 펄스(BEP)가 생성되고 상기 버스트 종료 감지 신호(DBE)가 인에이블될 때까지 상기 데이터 클럭 동기 신호(BED)의 인에이블 상태를 유지시킬 수 있다. 상기 데이터 클럭 동기부(520)는 상기 데이터 클럭 신호(DCLK)에 동기하여 동작할 수 있다. 예를 들어, 상기 데이터 클럭 동기부(520)는 상기 버스트 종료 펄스(BEP)가 생성되면 상기 데이터 클럭 신호(DCLK)에 동기하여 상기 데이터 클럭 동기 신호(BED)를 인에이블시키고, 상기 버스트 종료 감지 신호(DBE)가 인에이블되면 상기 데이터 클럭 신호(DCLK)에 동기하여 상기 데이터 클럭 동기 신호(BE)D를 디스에이블시킬 수 있다.
상기 시스템 클럭 동기부(530)는 상기 데이터 클럭 동기 신호(DCLK) 및 시스템 클럭 신호(CFGCLK)에 기초하여 상기 버스트 종료 감지 신호(DBE)를 생성할 수 있다. 상기 시스템 클럭 동기부(530)는 상기 시스템 클럭 신호(CFGCLK)에 동기하여 상기 데이터 클럭 동기 신호(BED)로부터 상기 버스트 종료 감지 신호(DBE)를 생성할 수 있다. 예를 들어, 상기 시스템 클럭 동기부(530)는 상기 데이터 클럭 동기 신호(BED)가 인에이블되었을 때 상기 시스템 클럭 신호(CFGCLK)에 동기하여 상기 버스트 종료 감지 신호(DBE)를 인에이블시키고, 상기 데이터 클럭 동기 신호(BED)가 디스에이블되었을 때 상기 시스템 클럭 신호(CFGCLK)에 동기하여 상기 버스트 종료 감지 신호(DBE)를 디스에이블시킬 수 있다.
도 6은 도 5에 도시된 펄스 생성부(510)의 구성을 보여주는 도면이다. 도 6에서, 상기 펄스 생성부(510)는 제 1 플립플롭(610), 인버터(620), 앤드 게이트(630) 및 제 2 플립플롭(640)을 포함할 수 있다. 상기 제 1 플립플롭(610)은 상기 버스트 종료 신호(BE) 및 상기 데이터 클럭 신호(DCLK)를 수신할 수 있다. 상기 인버터(620)는 상기 버스트 종료 신호(BE)를 반전시킬 수 있다. 상기 앤드 게이트(630)는 상기 인버터(620)의 출력 및 상기 제 1 플립플롭(610)의 출력을 수신할 수 있다. 상기 제 2 플립플롭(640)은 상기 앤드 게이트(630)의 출력 및 상기 데이터 클럭 신호(DCLK)를 수신하여 상기 버스트 종료 펄스(BEP)를 생성할 수 있다. 상기 제 1 및 제 2 플립플롭(610, 640)은 D 플립플롭일 수 있다. 상기 제 1 플립플롭(610), 상기 인버터(620) 및 상기 앤드 게이트(630)는 상기 버스트 종료 신호(BE)가 하이 레벨에서 로우 레벨로 천이할 때 하이 레벨로 인에이블되는 펄스를 생성할 수 있다. 제 2 플립플롭(640)은 상기 인에이블된 펄스를 상기 데이터 클럭 신호(DCLK)에 동기시켜 상기 버스트 종료 펄스(BEP)로 제공할 수 있다.
도 7은 도 5에 도시된 데이터 클럭 동기부(520)의 구성을 보여주는 도면이다. 도 7에서, 상기 데이터 클럭 동기부(530)는 제 1 먹스(710), 제 2 먹스(720) 및 플립플롭(730)을 포함할 수 있다. 상기 제 1 먹스(710)는 상기 버스트 종료 펄스(BEP)에 응답하여 상기 데이터 클럭 동기 신호(BED) 및 외부전압(VDD) 중 하나를 출력할 수 있다. 예를 들어, 상기 제 1 먹스(710)는 상기 버스트 종료 펄스(BEP)가 인에이블되면 상기 외부전압(VDD)을 출력할 수 있고, 상기 버스트 종료 펄스(BEP)가 디스에이블되면 상기 데이터 클럭 동기 신호(BED)를 출력할 수 있다. 상기 제 2 먹스(720)는 상기 버스트 종료 감지 신호(DBE)에 응답하여 상기 제 1 먹스(710)의 출력 및 접지전압(VSS) 중 하나를 출력할 수 있다. 예를 들어, 상기 제 2 먹스(720)는 상기 버스트 종료 감지 신호(DBE)가 디스에이블되었을 때 상기 제 1 먹스(710)의 출력을 출력할 수 있고, 상기 버스트 종료 감지 신호(DBE)가 인에이블되었을 때 접지전압(VSS)을 출력할 수 있다. 상기 플립플롭(730)은 상기 제 2 먹스(720)의 출력을 상기 데이터 클럭 신호(DCLK)에 동기시켜 상기 데이터 클럭 동기 신호(BED)를 출력할 수 있다. 상기 제 1 먹스(710)는 상기 버스트 종료 펄스(BEP)가 생성되면 상기 전원전압(VDD)을 출력할 수 있다. 상기 제 2 먹스(720)는 디스에이블된 상기 버스트 종료 감지 신호(DBE)에 응답하여 상기 제 1 먹스(710)의 출력을 출력하고, 상기 플립플롭(730)은 상기 데이터 클럭 신호(DCLK)에 동기시켜 상기 데이터 클럭 동기 신호(BED)를 인에이블시킬 수 있다. 상기 버스트 종료 펄스(BEP)가 디스에이블된 이후에도, 상기 제 1 먹스(710)는 인에이블된 상기 데이터 클럭 동기 신호(BED)를 출력하므로 상기 데이터 클럭 동기 신호(BED)의 인에이블 상태는 유지될 수 있다. 이후, 상기 버스트 종료 감지 신호(DBE)가 인에이블되면 상기 제 2 먹스(720)는 상기 제 1 먹스(710)의 출력 대신에 상기 접지전압(VSS)을 출력할 수 있다. 따라서, 상기 플립플롭(730)은 상기 데이터 클럭 신호(DCLK)에 동기시켜 상기 데이터 클럭 동기 신호(BED)를 디스에이블시킬 수 있다.
도 8은 도 5에 도시된 시스템 클럭 동기부(530)의 구성을 보여주는 도면이다. 도 8에서, 상기 시스템 클럭 동기부(530)는 제 1 및 제 2 플립플롭(810, 820)을 포함할 수 있다. 상기 제 1 플립플롭(810)은 상기 데이터 클럭 동기 신호(BED) 및 상기 시스템 클럭 신호(CFGCLK)를 수신할 수 있다. 상기 제 2 플립플롭(820)은 상기 제 1 플립플롭(810)의 출력 및 상기 시스템 클럭 신호(CFGCLK)를 수신하여 상기 버스트 종료 감지 신호(DBE)를 출력할 수 있다. 상기 제 1 플립플롭(810)은 상기 데이터 클럭 동기 신호(BED)가 인에이블되면 상기 시스템 클럭 신호(CFGCLK)에 동기하여 출력 신호를 인에이블시키고, 상기 제 2 플립플롭(820)은 상기 제 1 플립플롭(810)의 출력 신호가 인에이블되면 상기 시스템 클럭 신호(CFGCLK)에 동기하여 상기 버스트 종료 감지 신호(DBE)를 인에이블시킬 수 있다. 상기 시스템 클럭 동기부(530)를 구성하는 플립플롭의 개수는 2개인 것을 예시하였으나, 이에 한정하는 것은 아니며 다양한 개수의 플립플롭으로 회로를 구성할 수 있다. 상기 데이터 클럭 신호(DCLK)에 동기하여 동작하는 데이터 클럭 동기부(520)는 상기 시스템 클럭 신호(CFGCLK)에 동기하여 동작하는 시스템 클럭 동기부(530)가 상기 버스트 종료 감지 신호(DBE)를 생성할 때까지 상기 데이터 클럭 동기 신호(BED)의 인에이블 상태를 유지시킬 수 있다.
도 9는 종래기술 및 본 발명에 따른 인터페이스 회로의 동작을 보여주는 타이밍도이다. 도 4 및 도 9를 참조하여, 본 발명의 실시예에 따른 반도체 장치(420) 및 인터페이스 회로(5)의 동작을 설명하면 다음과 같다. 상기 반도체 장치(420)는 호스트(410)로부터 특정 패턴의 데이터를 수신하였을 때 상기 버스트 종료 신호(BE)의 레벨을 하이 레벨에서 로우 레벨로 천이시킬 수 있다. 이 때, 상기 반도체 장치(420)는 시스템 클럭 신호(CFGCLK)의 레벨이 하이 레벨일 때 상기 버스트 종료 신호(BE)의 레벨 천이를 감지하여야 한다. 그러나, 도 9와 같이, 상기 버스트 종료 신호(BE)의 레벨이 천이할 때 상기 시스템 클럭 신호(CFGCLK)의 위상이 로우 레벨인 경우 상기 반도체 장치(420)는 버스트 동작이 종료되었음을 인식하지 못하고 스톨 모드로 진입할 수 없었다.
본 발명의 실시예에 따른 인터페이스 회로(5)는 버스트 종료 신호(BE)의 레벨이 천이하면 데이터 클럭 동기 신호(DCLK)를 인에이블시켜 상기 반도체 장치(420)가 상기 시스템 클럭 신호(CFGCLK)에 의해 버스트 동작이 종료되었음을 인식할 수 있도록 한다. 상기 버스트 종료 신호(BE)의 레벨이 천이하면, 상기 펄스 생성부(510)는 상기 데이터 클럭 신호(DCLK)에 동기하여 상기 버스트 종료 펄스(BEP)를 생성할 수 있다. 상기 버스트 종료 펄스(BEP)가 인에이블되면 상기 데이터 클럭 동기부(520)는 상기 데이터 클럭 동기 신호(BED)를 인에이블시킬 수 있다. 상기 버스트 종료 펄스(BEP)가 인에이블되면, 상기 제 1 먹스(710)는 외부전압(VDD)을 출력하고, 상기 제 2 먹스(720)는 상기 제 1 먹스(710)의 출력을 출력한다. 상기 플립플롭(730)은 상기 제 2 먹스(720)의 출력을 수신하여 상기 데이터 클럭 동기 신호(BED)를 인에이블시킬 수 있다. 상기 버스트 종료 펄스(BEP)가 디스에이블되더라도, 상기 데이터 클럭 동기 신호(BED)는 상기 버스트 종료 감지 신호(DBE)가 인에이블될 때까지 인에이블 상태를 유지할 수 있다. 상기 시스템 클럭 동기부(530)는 상기 시스템 클럭 신호(CFGCLK)에 동기하여 상기 버스트 종료 감지 신호(DBE)를 인에이블시킬 수 있다. 상기 제 1 및 제 2 플립플롭(810, 820)은 상기 시스템 클럭 신호(CFGCLK)에 동기하여 상기 버스트 종료 감지 신호(DBE)를 인에이블시킬 수 있고, 상기 버스트 종료 감지 신호(DBE)가 인에이블되면 상기 제 2 먹스(720)는 접지전압(VSS)을 출력하여 상기 데이터 클럭 동기 신호(BED)를 디스에이블시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 버스트 종료 신호를 데이터 클럭 신호에 기초하여 버스트 종료 펄스를 생성하는 펄스 생성부;
    상기 버스트 종료 펄스 및 상기 데이터 클럭 신호에 기초하여 데이터 클럭 동기 신호를 인에이블시키고, 버스트 종료 감지 신호에 기초하여 상기 데이터 클럭 동기 신호를 디스에이블시키는 데이터 클럭 동기부; 및
    상기 데이터 클럭 동기 신호를 시스템 클럭 신호에 동기시켜 상기 버스트 종료 감지 신호를 생성하는 시스템 클럭 동기부를 포함하는 인터페이스 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 데이터 클럭 신호는 상기 시스템 클럭 신호보다 높은 주파수를 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 버스트 종료 신호는 상기 반도체 장치가 특정 패턴의 데이터를 수신하였을 때 하나의 디지털 레벨에서 다른 디지털 레벨로 천이하는 신호인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 펄스 생성부는 상기 버스트 종료 신호의 레벨이 천이하였을 때 상기 데이터 클럭 신호에 동기되고, 상기 데이터 클럭 신호의 한 주기에 대응하는 펄스 폭을 갖는 상기 버스트 종료 펄스를 생성하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 데이터 클럭 동기부는 상기 버스트 종료 펄스가 생성되면 상기 데이터 클럭 동기 신호를 인에이블시키고, 상기 버스트 종료 감지 신호가 인에이블되면 상기 데이터 클럭 동기 신호를 디스에이블시키는 반도체 장치.
  6. 버스트 종료 신호 및 데이터 클럭 신호에 기초하여 버스트 종료 펄스를 생성하는 펄스 생성부;
    상기 버스트 종료 펄스가 생성되었을 때, 버스트 종료 감지 신호가 인에이블될 때까지 데이터 클럭 동기 신호를 인에이블시키는 데이터 클럭 동기부; 및
    상기 데이터 클럭 동기 신호를 상기 시스템 클럭 신호에 동기시켜 상기 버스트 종료 감지 신호를 생성하는 시스템 클럭 동기부를 포함하는 인터페이스 회로를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 데이터 클럭 신호는 상기 시스템 클럭 신호보다 높은 주파수를 갖는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 버스트 종료 신호는 상기 반도체 장치가 특정 패턴의 데이터를 수신하였을 때 하나의 디지털 레벨에서 다른 디지털 레벨로 천이하는 신호인 반도체 장치.
  9. 제 6 항에 있어서,
    상기 펄스 생성부는 상기 버스트 종료 신호의 레벨이 천이하였을 때 상기 데이터 클럭 신호에 동기되고, 상기 데이터 클럭 신호의 1주기에 대응하는 펄스 폭을 갖는 상기 버스트 종료 펄스를 생성하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 데이터 클럭 동기부는 상기 버스트 종료 펄스가 생성되면 상기 데이터 클럭 동기 신호를 인에이블시키고, 상기 버스트 종료 감지 신호가 인에이블되면 상기 데이터 클럭 동기 신호를 디스에이블시키는 반도체 장치.
  11. 호스트; 및
    상기 호스트와 연결되고, 컨트롤러 및 상기 컨트롤러와 연결되어 데이터를 저장 및 출력하는 적어도 하나의 메모리를 포함하는 반도체 장치를 포함하고,
    상기 컨트롤러는 버스트 종료 신호 및 데이터 클럭 신호에 기초하여 버스트 종료 펄스를 생성하는 펄스 생성부;
    상기 버스트 종료 펄스가 생성되었을 때, 버스트 종료 감지 신호가 인에이블될 때까지 데이터 클럭 동기 신호를 인에이블시키는 데이터 클럭 동기부; 및
    상기 데이터 클럭 동기 신호를 상기 시스템 클럭 신호에 동기시켜 상기 버스트 종료 감지신호를 생성하는 시스템 클럭 동기부를 포함하는 시스템.
  12. 제 11 항에 있어서,
    상기 데이터 클럭 신호는 상기 시스템 클럭 신호보다 높은 주파수를 갖는 시스템.
  13. 제 11 항에 있어서,
    상기 컨트롤러는 상기 호스트로부터 특정 패턴의 데이터를 수신하였을 때 상기 버스트 종료 신호를 생성하는 시스템.
  14. 제 11 항에 있어서,
    상기 펄스 생성부는 상기 버스트 종료 신호의 레벨이 천이하였을 때 상기 데이터 클럭 신호와 동기되고, 상기 데이터 클럭 신호의 1주기에 대응하는 펄스 폭을 갖는 상기 버스트 종료 펄스를 생성하는 시스템.
  15. 제 11 항에 있어서,
    상기 데이터 클럭 동기부는 상기 버스트 종료 펄스가 생성되면 상기 데이터 클럭 동기 신호를 인에이블시키고, 상기 버스트 종료 감지 신호가 인에이블되면 상기 데이터 클럭 동기 신호를 디스에이블시키는 시스템.
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