CN109599141B - 以堆叠存储器裸片传送数据的方法和设备 - Google Patents

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Abstract

本申请案是针对以堆叠存储器裸片传送数据的方法和设备。描述用于以堆叠存储器裸片传送数据的方法、系统和装置。第一半导体裸片可使用包含表示一个数据位的两个信号电平的二进制符号信号与外部计算装置通信。半导体裸片可堆叠在彼此之上且包含内部互连件(例如，硅穿孔)以中继基于所述二进制符号信号产生的内部信号。所述内部信号可为使用包含三个或更多个电平来表示多于一个数据位的调制方案调制的多符号信号。所述多电平符号信号可简化所述内部互连件。第二半导体裸片可经配置以接收且重新发射所述多电平符号信号到定位于所述第二半导体裸片上方的半导体裸片。

Description

以堆叠存储器裸片传送数据的方法和设备
交叉参考
本专利申请案要求由哈斯本(Hasbun)等在2018年5月11日提交的标题为“以堆叠存储器裸片传送数据(Communicating Data with Stacked Memory Dies)”的第15/977,818号美国专利申请案的优先权，以上申请案又要求由哈斯本等在2017年10月2日提交的标题为“包含堆叠裸片的简化封装(Simplified Packaging Including Stacked Dies)”的第62/567,021号美国临时专利申请案的权益和优先权，以上申请案中的每一个转让给本受让人且明确地以全文引用的方式并入本文中。
技术领域
技术领域涉及以堆叠存储器裸片传送数据的方法和设备。
背景技术
下文大体上涉及在存储器装置中使用信令。存储器装置广泛用于存储与例如计算机、无线通信装置、相机、数字显示器及类似物等各种电子装置有关的信息。通过编程存储器单元的不同状态来存储信息。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。例如FeRAM的非易失性存储器可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源周期性地刷新，否则可随时间推移而丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性性质。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。
发明内容
描述一种方法。在一些实例中，所述方法可包含：从主机装置接收使用包含两个电平的第一调制方案调制的第一信号；在存储器控制器处且至少部分地基于接收到所述第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号；以及将所述第二信号发射到与所述存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。
描述一种方法。在一些实例中，所述方法可包含：在存储器控制器处且至少部分地基于从主机装置接收的信息而产生使用包含三个或更多个电平的第一调制方案调制的第一信号；在所述存储器控制器处至少部分地基于产生所述第一信号而产生第二信号；以及至少部分地基于产生所述第二信号而同时将所述第一信号和所述第二信号发射到与所述存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。
描述一种设备。在一些实例中，所述设备可包含：第一多个存储器裸片，所述第一多个存储器裸片中的一或多个存储器裸片包括第一硅穿孔(TSV)；以及控制器，其与所述第一多个存储器裸片耦合。在一些实例中，所述控制器可以可操作以：至少部分地基于使用包含两个电平的第一调制方案调制的第一信号产生使用包含三个或更多个电平的第二调制方案调制的第二信号；以及将所述第二信号发射到所述第一多个存储器裸片中的所述一或多个存储器裸片。
描述一种设备。在一些实例中，所述设备可包含存储器控制器，其与主机装置和多个存储器裸片耦合。在一些实例中，所述控制器可以可操作以：从所述主机装置接收使用包含两个电平的第一调制方案调制的第一信号；至少部分地基于接收到所述第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号；以及将所述第二信号发射到所述多个存储器裸片中的一或多个存储器裸片。
描述一种设备。在一些实例中，所述设备可包含：用于从主机装置接收使用包含两个电平的第一调制方案调制的第一信号的构件；用于在存储器控制器处且至少部分地基于接收到所述第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号的构件；以及用于将所述第二信号发射到与所述存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片的构件。
描述一种设备。在一些实例中，所述设备可包含：用于在存储器控制器处且至少部分地基于从主机装置接收到的信息而产生使用包含三个或更多个电平的第一调制方案调制的第一信号的构件；用于在所述存储器控制器处至少部分地基于产生所述第一信号而产生第二信号的构件；以及用于至少部分地基于产生所述第二信号而同时将所述第一信号和所述第二信号发射到与所述存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片的构件。
描述一种设备。在一些实例中，所述设备可包含第一多个存储器裸片，所述第一多个存储器裸片中的一或多个存储器裸片包括第一TSV。在一些实例中，所述设备可包含：用于至少部分地基于使用包含两个电平的第一调制方案调制的第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号的构件；以及用于将所述第二信号发射到所述第一多个存储器裸片中的所述一或多个存储器裸片的构件。
描述一种设备。在一些实例中，所述设备可包含：用于从主机装置接收使用包含两个电平的第一调制方案调制的第一信号的构件；用于至少部分地基于接收到所述第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号的构件；以及用于将所述第二信号发射到多个存储器裸片中的一或多个存储器裸片的构件。
附图说明
图1说明根据本发明的实例的支持以堆叠存储器裸片传送数据的存储器装置的实例。
图2说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图3说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图4说明根据本发明的实例的支持以堆叠存储器裸片传送数据的图的实例。
图5说明根据本发明的实例的支持以堆叠存储器裸片传送数据的图的实例。
图6说明根据本发明的实例的支持以堆叠存储器裸片传送数据的存储器装置的实例。
图7说明根据本发明的实例的支持以堆叠存储器裸片传送数据的存储器装置的实例。
图8说明根据本发明的实例的支持以堆叠存储器裸片传送数据的过程流程图的实例。
图9说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图10说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图11说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图12说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图13说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图14说明根据本发明的实例的支持以堆叠存储器裸片传送数据的电路的实例。
图15说明根据本发明的实例的支持以堆叠存储器裸片传送数据的波形的图的实例。
图16说明根据本发明的实例的支持以堆叠存储器裸片传送数据的波形的图的实例。
图17说明根据本发明的实例的支持以堆叠存储器裸片传送数据的波形的图的实例。
图18说明根据本发明的实例的支持以堆叠存储器裸片传送数据的过程流程图的实例。
图19说明根据本发明的实例的支持以堆叠存储器裸片传送数据的过程流程图的实例。
图20说明根据本发明的实例的支持以堆叠存储器裸片传送数据的存储器装置的实例。
图21说明根据本发明的实例的支持以堆叠存储器裸片传送数据的过程流程图的实例。
图22说明根据本发明的实例的支持以堆叠存储器裸片传送数据的过程流程图的实例。
图23说明根据本发明的实例的支持以堆叠存储器裸片传送数据的装置的图。
图24说明根据本发明的实例的包含支持以堆叠存储器裸片传送数据的存储器控制器的系统的图。
图25至28说明根据本发明的实例的支持以堆叠存储器裸片传送数据的方法。
具体实施方式
存储器系统可包含与半导体封装电耦合的计算装置或主机，所述半导体封装包含数个相对于彼此堆叠的半导体裸片。半导体裸片可为采用相同或不同存储器技术的存储器裸片，所述技术例如DRAM、与非(NAND)、FeRAM、PCM(例如，3-D XPointTM(3DXP))或其组合。在一些情况下，不同裸片可采用与堆叠中的其它裸片不同的存储器技术。在一些实例中，计算装置可在半导体封装外部，并通过第一信号路径与半导体封装中的组件交换信息。通过第一信号路径交换的信息可为二进制符号信号，所述二进制符号信号用包含表示数据的一个位的两个符号(例如，两个电压电平)的调制方案编码。
在一些实例中，第一裸片可经配置以与计算装置交换信息。第一裸片可从计算装置接收二进制符号信号，并产生用包含表示数据的超过一个位的三个或更多个符号的调制方案编码的多符号信号。在一些情况下，多符号信号可为具有至少三个电压电平的脉冲振幅调制(PAM)信号(例如，PAM4信号)。第一裸片可通过第二信号路径在半导体封装内部向其中的其它存储器裸片发送多符号信号。存储器裸片可包含用于接收并解码多符号信号以提取信息的接收器。第一裸片还可向其它存储器裸片发送芯片使能(CE)信号以指定接收多符号信号的目标存储器裸片。在一些情况下，CE信号还可调制成多符号信号。
在半导体封装内部使用多符号信号可简化两个裸片之间的内部互连件，因为多符号信号可表示数据的超过一个位。在一些情况下，内部互连件可包含硅穿孔(TSV)。半导体封装中的一或多个裸片可包含用于中继多电平信号的数个TSV。利用多符号信号(例如，PAM4信号)可减少TSV的数目(例如，在与关于利用二进制符号信号的TSV的数目相比时减少TSV的数目)，并因此可减小TSV在存储器裸片中占用的面积，以及与TSV相关联的各种寄生分量(例如，电阻和电容)。裸片面积和寄生分量的此类减小可有利于改进存储器系统。
当堆叠的存储器裸片的数目增加时，多符号信号可在包含内部互连件(例如，TSV)的信号发射线上衰减，使得接收存储器裸片(例如，堆叠中的最高者)可能无法成功解码多符号信号。在一些情况下，与抖动、失真和经降低振幅组合的经扩展上升和下降时间可能会促进多符号信号的劣化。因此，可添加多符号信号的转发器，使得转发器可以接收并在信号发射线中向位置高于转发器的存储器裸片重新发射多符号信号。位置低于转发器的存储器裸片可被称作第一层，而位置高于转发器的存储器裸片可被称作第二层。第一裸片(其还可被称作主要主控器)可经配置以与转发器通信，并协调对第二层中的存储器裸片的存取。在一些情况下，在第一时间段期间，第一裸片可存取第一层中的存储器裸片，而第二层中的存储器裸片被隔离。在第一持续时间之后的第二持续时间期间，第一裸片与转发器合作，可存取第二层中的存储器裸片，而第一层中的存储器裸片被隔离。在其它情况下，可添加额外的一组内部互连件(例如，TSV)，以使得第一裸片能够并行或同时存取第一层中的存储器裸片和第二层中的存储器裸片(例如，通过与配置成通过额外的一组TSV与主要主控器通信的转发器合作)。
上文所介绍的本公开的特征在示范性存储器装置和其它各种组件的上下文中下文进一步描述。针对支持多符号信令的存储器装置描述具体实例。本公开的这些和其它特征进一步通过涉及多符号信令的设备图、系统图和流程图说明，并参考这些图加以描述。
图1示出根据本公开的各种实例的包含存储器装置的实例系统100。存储器装置还可被称作电子存储器设备。系统100可经配置以使用各种信号调制方案在其中的组件当中进行通信。系统100可包含半导体封装，其中内部多符号信号可基于外部二进制符号信号而产生。半导体封装可包含用于存储信息的数个存储器裸片和用于促进发射内部多符号信号的额外部件。系统100可包含多个存储器裸片105和存储器控制器110。存储器裸片105可使用一或多个内部信号路径115而与存储器控制器110耦合。每一内部信号路径115可经配置以在存储器控制器110和存储器裸片105中的一个或多个之间传送表示数据的内部信号(例如，二进制符号信号、多符号信号)。在一些实例中，内部信号路径115可用于在半导体封装内部在其中的各种组件当中发送和接收内部信号。
在一些情况下，系统100包含计算装置120，例如处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))或系统芯片(SoC)。包含计算装置120的系统100可为更大系统(例如，膝上型计算机、服务器、个人计算装置、智能手机、个人计算机)的子系统。在任一情况下，计算装置120可使用通过第一信号路径125传送的信号而与存储器控制器110交换信息。
存储器裸片105可包含多个存储器单元(如图2中所示及参考图2所描述)，所述多个存储器单元可为可编程的以存储不同逻辑状态。例如，每一存储器单元可编程成存储一或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片105的存储器单元可使用任何数目的存储技术来存储数据，包含DRAM、FeRAM、PCM、3DXP存储器、NAND存储器、非或(NOR)存储器或其组合。在一些情况下，系统100的第一存储器裸片105可使用第一存储器技术(例如，NAND快闪存储器)，且系统100的第二存储器裸片105可使用不同于第一存储器技术的第二存储器技术(例如，FeRAM)。
在一些情况下，存储器裸片105可为存储器单元的二维(2D)阵列的实例。或，存储器裸片105可为三维(3D)阵列的实例，其中多个存储器单元的多个2D阵列在彼此的顶部上形成。相比于2D阵列，此配置可增加可在单个裸片或衬底上形成的存储器单元的数目。反过来，这可降低生产成本，或提高存储器阵列的性能，或这两者。每一级阵列可定位成使得每一级上的存储器单元可以与彼此大致对准，从而形成存储器单元堆叠。在一些情况下，存储器裸片105可直接堆叠在彼此上。在其它情况下，存储器裸片105中的一个或多个可远离存储器裸片的堆叠定位(例如，在不同的存储器堆叠中)。
存储器裸片105可包含一或多个通孔130(例如，TSV)。在一些情况下，一或多个通孔130可以是内部信号路径115的一部分，并执行类似功能。例如，当存储器裸片105堆叠在彼此上时，通孔130可用于在存储器裸片105之间进行通信。一些通孔130可用于促进在存储器控制器110和存储器裸片105中的至少一些之间的通信。在一些情况下，单个通孔130可与多个存储器裸片105耦合。在一些情况下，每一存储器裸片105可包含通孔130。
存储器控制器110可通过一或多个各种组件(例如，行解码器、列解码器、感测组件)控制存储器裸片105中的存储器单元的操作(例如，读取、写入、重新写入、刷新、腾空)。在一些情况下，行解码器、列解码器或感测组件或某种组合可与存储器控制器110处于相同位置。存储器控制器110可产生行和列地址信号以启动所要字线和数字线。在其它实例中，存储器控制器110可控制在系统100的操作期间使用的各种电压或电流或这两者。例如，存储器控制器110可在存取一或多个存储器单元之后向字线或数字线施加放电电压。一般来说，本文中论述的所施加电压或电流的振幅、形状或持续时间可进行调整或改变，并且可针对相对于操作系统100论述的各种操作而为不同的。此外，可并行存取存储器裸片105内的一个、多个或全部存储器单元。例如，存储器裸片105的多个存储器单元或全部存储器单元可在重设操作期间同时存取，在重设操作中，多个存储器单元或全部存储器单元可被设置成单个逻辑状态(例如，逻辑‘0’)。
在一些情况下，存储器控制器110可集成为计算装置120的一部分。例如，计算装置120的处理器可执行经配置以控制系统100的各个方面或开始各个操作或动作的一或多个过程、操作或程序。在一些情况下，存储器控制器110可集成为存储器裸片105的堆叠中的缓冲器的一部分。例如，存储器控制器110可为半导体裸片的实例，所述半导体裸片可执行经配置以控制系统100的各个方面或开始各个操作或动作的一或多个过程、操作或程序。
存储器控制器110可包含经配置以传送系统100内的多符号信号(即，使用M进制调制方案调制的信号，其中M大于或等于3)(例如，在内部信号路径115上传送的内部信号)和/或具有其它分量的多符号信号(例如，在第一信号路径125上传送的外部信号)的多符号信号分量135。多符号信号分量135可包含电压驱动器或电流驱动器，其基于接收到二进制符号信号而产生多符号信号。在一些实例中，驱动器可产生具有至少三个电压(或电流)电平的PAM信号。存储器控制器110可包含串并转换器，所述串并转换器用于在施加调制方案来生成多符号信号之前多路复用传入的二进制符号信号。存储器裸片105可包含用于接收并解码多符号信号的接收器。存储器控制器110可向存储器裸片105发送CE信号以指定多符号信号的目标接收方。在一些情况下，CE信号可为多符号信号。
在一些情况下，存储器控制器110可经配置以并行传送二进制符号信号与多符号信号。与传送多符号信号和二进制符号信号相关的特征和功能可以在除存储器存储装置以外的装置和上下文中实施。例如，本文中所描述的功能的特征可以在个人计算装置、笔记本电脑、服务器、便携式通信装置或其组合中实施。
图2示出根据本公开的各种实例的电路200的实例。电路200可说明存储器单元205的实例，存储器单元205可为一或多个存储器裸片105的一部分。电路200可包含与数字线210耦合的存储器单元205及电压源215。
存储器单元205可实施任何类型的存储器技术(例如，DRAM、FeRAM、PCM、NAND、NOR)。因而，电路200的一些方面可基于由存储器单元205实施的存储器技术。例如，如果存储器单元205是FeRAM存储器单元，那么电压源215可为板或与板驱动器耦合的板线的实例。如果存储器单元205是DRAM存储器单元，那么电压源215可为接地或虚拟接地的实例。一般技术人员将理解且了解不同存储器技术之间的存储器单元205的差别。
存储器单元205可包含电容器220和选择组件225。在一些情况下，电容器220可为或包含电阻器型装置，如在PCM存储器单元的情况下。存储器单元205可存储表示电容器220中的可编程状态的电荷；例如带电荷和不带电荷的电容器可分别表示两种逻辑状态。DRAM存储器单元可包含具有介电材料作为绝缘材料的电容器。例如，介电材料可具有线性或顺电极化特性，且铁电存储器单元可包含具有铁电材料作为绝缘材料的电容器。在其中存储媒体包含FeRAM的例子中，铁电电容器的不同电量可表示不同逻辑状态。
存储器裸片105的存储器单元205可使用字线230、数字线210的各种组合在某些类型的存储器技术、板线或其组合中进行存取(例如，在读取操作、写入操作或其它操作期间)。在一些情况下，一些存储器单元205可与其它存储器单元共享存取线(例如，数字线、字线、板线)。例如，数字线210可由同一列中的存储器单元205共享，字线230可由同一行中的存储器单元共享。在一些情况下，板线可由相同区段、块、一或多个卡片组(deck)中的存储器单元共享。如上文所描述，可通过对存储器单元205的电容器220进行充电和放电来存储各个状态。
存储器单元205的电容器220的所存储状态可通过操作各种组件来读取或感测。电容器220可与数字线210成电子连通。当选择组件225停用时，电容器220可与数字线210分离，且当选择组件225启动时电容器220可与数字线210耦合(例如，通过字线230)。在一些实例中，启动选择组件225可被称作选择存储器单元205。在一些情况下，选择组件225可为晶体管，且其操作可通过向晶体管栅极施加电压来控制，其中电压量值大于晶体管的阈值量值。字线230可基于从存储器控制器110接收的指令而启动选择组件225。例如，存储器控制器110可控制字线230的偏置以选择性地启动/停用选择组件225，并由此将存储器单元205的电容器220与数字线210连接。
在一些实例中，数字线210的电压的改变取决于数字线的本质电容。也就是说，当电荷流动通过数字线210时，某一有限量的电荷可存储在数字线210中，且所得电压取决于本质电容。本质电容可取决于数字线的物理特征，包含尺寸。数字线210可连接存储器裸片105中的多个存储器单元，因此数字线210可具有会产生不可忽略的电容(例如，约数皮法(pF))的长度。接着可通过感测组件240比较数字线210的所得电压与参考电压，以便确定存储器单元中存储的逻辑状态。可以使用其它感测方法。感测组件240可与数字线210耦合。
感测组件240可包含各种晶体管或放大器，用于检测和放大信号差异，这可被称作锁存(latching)。感测组件240可包含接收并比较数字线210和参考线245的电压的感测放大器，参考线245的电压可为参考电压。感测放大器输出可基于比较结果而被驱动到较高(例如，正)或较低(例如，负或接地)供应电压。举例来说，如果数字线的电压比参考线高，那么感测放大器输出可被驱动到正供应电压。
在一些情况下，感测放大器可将数字线驱动到供应电压。感测组件240可接着锁存感测放大器的输出和/或数字线210的电压，其可用于确定存储器单元中存储的状态(例如，逻辑‘1’)。可替代地，例如，如果数字线210的电压比参考线245低，那么感测放大器输出可被驱动到负或接地电压。感测组件240可以类似方式锁存感测放大器输出以确定存储器单元205中存储的状态(例如，逻辑‘0’)。所锁存的存储器单元205的逻辑状态可接着被输出到存储器控制器110，例如，使用一或多个内部信号路径115或通孔130。
为了写入存储器单元，可在存储器单元205的电容器220上施加电压。可使用各种方法来写入存储器单元205。在一个实例中，选择组件225可通过字线230启动，以便将电容器220电连接到数字线210。可通过控制第一单元板的电压(例如，通过电压源215)和第二单元板的电压(例如，通过数字线210)来在电容器220上施加电压。为了写入逻辑‘0’，单元板可为高(例如，电压电平可增加到高于为“高”电压的预定电压)。也就是说，正电压可施加到板线，且单元底部可为低(例如，虚拟接地或向数字线施加负电压)。可执行相反的过程来写入逻辑‘1’，其中单元板为低，且单元底部为高。
在一些情况下，CE信号可控制存储器裸片105中的电路200的各种操作。CE信号可为二进制符号信号或多符号信号。CE信号指定存储器裸片的堆叠当中接收内部多符号信号的目标接收方(例如，特定存储器裸片)。目标存储器裸片在确定是它意在接收内部多符号信号后可启动各个组件(例如，数字线210、字线230、选择组件225、感测组件240)，以从存储器单元205读取或对存储器单元205写入。在一些实例中，数字线210可经配置以使用内部数据总线(未示出)将数据传入和传出存储器单元205。内部数据总线可经配置以载送使用包含三个或更多个电平的调制方案调制的多符号信号。存储器裸片105可经进一步配置以产生并解码多符号信号，以通过内部数据总线发射和接收。
图3示出根据本公开的各种实例的电路300的实例。电路300可包含一或多个内部信号路径315-a到315-N，所述内部信号路径耦合至少一个存储器裸片305与存储器控制器310。内部信号路径315可经配置以传送多符号信号320或二进制符号信号325或这两者。在一些情况下，第一内部信号路径315-a可专用于传送第一信号类型(例如，多符号信号320)。在一些情况下，第二内部信号路径315-b可专用于传送不同的第二信号类型(例如，二进制符号信号325)。在一些情况下，内部信号路径315可包含一或多个通孔或TSV，或可传递通过一或多个通孔或TSV。存储器裸片305可为参考图1描述的存储器裸片105的实例。存储器控制器310可为参考图1描述的存储器控制器110的实例。信号路径315可为参考图1描述的信号路径115的实例。
存储器装置可使用多符号信令来增加使用频率资源的给定带宽发射的信息的量(例如，内部信号可为多符号信号的实例)。在一些情况下，存储器控制器310可经配置以基于一或多个参数选择施加到信号的调制方案的类型(例如，二进制符号或多符号)。此类参数可包含存储器装置的功率消耗参数、使用存储器装置实施的应用程序的性能要求、其它参数或其组合。
在二进制符号信号325中，调制方案包含表示至多两个逻辑状态(例如，逻辑状态‘0’或逻辑状态‘1’)的两个符号(例如，两个电压电平)。在多符号信号320中，调制方案可包含可表示三个或更多个逻辑状态的较大符号库。例如，如果利用包含四个独特符号的调制方案调制多符号信号320，那么多符号信号320可用于表示至多四个逻辑状态：‘00’、‘01’、‘10’和‘11’。因此，数据的多个位可包含于单个符号内，由此增加使用给定带宽传送的数据量。
多符号信号320可以是使用包含表示数据(例如，数据的两个或更多个位)的三个或更多个独特符号的调制方案调制的任何信号。使用调制方案调制M进制信号，其中M表示独特符号的数目(例如，电平，或调制方案中可能存在的其它条件或条件组合。多符号信号320可为任一M进制调制方案的实例，其中M大于或等于3。在一些情况下，多符号信号320或多符号调制方案可被称作非二进制信号或非二进制调制方案。与多符号信号相关的多符号(或M进制)调制方案的实例可包含(但不限于)脉冲振幅调制(PAM)方案、正交振幅调制(QAM)方案、正交相移键控(QPSK)方案等等。
二进制符号信号325可以是使用包含表示数据的一个位的两个独特符号的调制方案调制的任何信号。二进制符号信号325可为M进制调制方案的实例，其中M等于2。与二进制符号信号相关的二进制符号调制方案的实例包含(但不限于)不归零(NRZ)、单极编码、双极编码、曼彻斯特编码(Manchester encoding)、PAM2和/或其它方案。
在一些情况下，各种信号的调制方案可为在信号的振幅(或电平)(例如，电压振幅或电流振幅)方面对信息进行编码的振幅调制方案，例如PAM4和/或NRZ。调制方案的符号可被称作电平、振幅或信号强度。例如，信号的第一电平可表示‘00’、第二电平可表示‘01’、第三电平可表示‘10’，且第四电平可表示‘11’。在一些情况下，振幅调制方案的单个符号可为在单个符号持续时间期间施加的恒定电平或在单个符号持续时间期间施加的两个或更多个电平。本文中所描述的特征的功能可与其它类型的调制方案一起应用，例如相位调制方案、相移键控调制方案、频移键控调制方案、幅移键控调制方案、断续键控(OOK)调制方案、正交频分复用(OFDM)调制方案、扩频调制方案、基于时间的调制方案或其组合。因而，调制方案的符号或电平可与除振幅以外的信号参数(例如，相位、时间、频率)相关。
在一些实例中，一些多符号信令方案包含由比二进制符号信令方案中的符号小的电压差(或其它可变信号参数测量)间隔开的符号。在一些实例中，更小的电压间隔可使得多符号信号320更易于受到由噪声和其它因素造成的误差的影响。然而，多符号信号320中的符号的电压间隔可通过增加发射信号的峰-峰发射功率来扩增。但是在一些情况下，峰-峰传输功率的这种增加可能是不可能的或者可能比较困难，这是由固定的电源电压、固定的信号功率要求或其它因素导致的。因此，为了实施多电平信令，在与二进制符号信号325相比时，发射器可利用更大功率和/或接收器可易受增加的误差率影响。尽管存在这一更小的电压差及相关方面，但多电平信令有助于进行不同且有利的实施方案。例如，给定有限量的通信资源，多电平信令传送的信息比二进制电平信号更多。
利用在半导体封装内部堆叠的存储器裸片当中的多符号信令可改进系统100的性能。半导体封装内部的多符号信号可减少内部互连件(例如，TSV)的数目。经减少数目个内部互连件(例如，TSV)可减小存储器裸片面积，从而降低制造成本。此外，经减少数目个内部互连件(例如，TSV)可减小与内部互连件相关联的各种寄生分量(例如，电阻、电容)，从而缓解与多符号信号在通过内部互连件发射时的劣化相关的各种问题。
在一些情况下，与传送多符号信号320和二进制符号信号325相关的特征和功能可在除存储器存储装置以外的装置和上下文中实施。例如，本文中所描述的功能的特征可在个人计算装置、笔记本电脑、服务器、便携式通信装置或其组合中实施。
图4到6示出经配置以使用二进制符号信号、多符号信号或其组合传送数据的存储器装置。存储器装置可包含与半导体封装电耦合的计算装置，所述半导体封装包含堆叠在彼此上的数个半导体裸片。计算装置可使用二进制符号信号通过第一信号路径与主机交换信息，所述二进制符号信号用包含表示数据的一个位的两个符号(例如，两个电压电平)的调制方案编码。计算装置可基于接收到二进制符号信号而产生用包含表示数据的超过一个位的三个或更多个符号的调制方案编码的多符号信号。计算装置可通过一组内部信号路径(例如，TSV)向半导体封装内部的其它半导体裸片发射多符号信号。参考图4到6描述的特征和/或功能可与如参考图1到3和图7到22所描述的存储器装置的其它方面的特征和/或功能组合。
图4示出根据本公开的各种实例的存储器系统接口和相关联的示范性电路的示范性图401、电压驱动器402和电流驱动器403。存储器控制器405可从计算装置120-a接收第一信号410并处理第一信号410中所含的信息以产生第二信号415。存储器控制器405可为参考图1描述的存储器控制器110的实例。在一些实例中，第一信号410可为配置有两个电平的二进制符号信号。在一些实例中，第一信号410可使用包含表示数据的一个位的两个独特符号的调制方案进行编码。
在一些实例中，第二信号415可为使用包含表示数据的超过一个位的三个或更多个独特符号的调制方案的多符号信号。在一些实例中，第一信号410可使用NRZ调制方案进行编码，且第二信号415可用PAM方案进行编码。用PAM方案编码的第二信号415的实例可为参考图3描述的配置有四个信号电平的PAM4信号。
在一些实例中，存储器控制器405可位于半导体封装480内，所述半导体封装480可与位于半导体封装480外部的计算装置120-a电耦合。计算装置120-a可为系统芯片(SoC)或处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))。半导体封装480可包含与存储器控制器405电耦合的其它半导体裸片(其还可被称作半导体芯片，未示出)，例如采用DRAM、NAND、FeRAM或3DXP技术的存储器芯片。在一些实例中，第二信号415可用于在半导体封装480内部在其中的各种组件当中发送和接收经编码信息。
存储器控制器405可包含电压驱动器402，所述电压驱动器402经配置以基于接收到第一信号410而产生第二信号415。电压驱动器402可为参考图1描述的多符号信号分量135的一部分。第一信号410可包含对应于信号410的第一位(例如，最低有效位(LSB))的第一信号410-a。在一些实例中，第一信号410-a可连接到1X互补金属氧化物半导体(CMOS)支路420的输入。此外，第一信号410可包含对应于第一信号410的第二位(例如，最高有效位(MSB))的第一信号410-b。
在一些实例中，第一信号410-b可连接到2X CMOS支路430的输入。1X CMOS支路420可连接到1X电压节点421，而2X CMOS支路430可连接到2X电压节点431。电压驱动器402中的描述1X或2X可指示向CMOS支路供应工作电压的电压值。例如，2X CMOS支路430可连接到具有大致是1X电压节点421的电压(例如，0.8V)的两倍的电压(例如，1.6V)的2X电压节点431。1X CMOS支路420和2X CMOS支路430的输出节点可进行连接以产生第二信号415-a。电压驱动器402可产生与四个电压电平相关联的第二信号415-a，这四个电压电平可通过第一信号410-a和第一信号410-b的四个不同组合来确定，例如，00、01、10或11。
存储器控制器405可包含电流驱动器403，所述电流驱动器403经配置以基于接收到第一信号410而产生第二信号415。电流驱动器403可为参考图1描述的多符号信号分量135的一部分。第一信号410可包含对应于信号410的第一位(例如，最低有效位(LSB))的第一信号410-c。在一些实例中，第一信号410-c可连接到1X n型MOS(NMOS)装置440的栅极。此外，第一信号410可包含对应于第一信号410的第二位(例如，最高有效位(MSB))的第一信号410-d。在一些实例中，第一信号410-d可连接到2X NMOS装置450的栅极。
电流驱动器403中的描述1X或2X可指示NMOS装置可传导的电流值。例如，2X NMOS装置450可传导大致是1X NMOS装置440可传导的电流(例如，250微安培，μA)的两倍的电流(例如，500微安培，μA)。1X NMOS装置440和2X NMOS装置450的漏极节点进行连接以产生呈流动通过电阻负载460的电流形式的第二信号415-b。电阻负载460可表示连接到1X NMOS装置440和2X NMOS装置450的漏极节点的电路的等效电阻。电流驱动器403可产生与四个电流电平相关联的第二信号415-b，这四个电流电平可通过第一信号410-c和第一信号410-d的四个不同组合来确定，例如，00、01、10或11。
电压驱动器402和电流驱动器403中描绘的特定配置，例如，连接到电压驱动器402中的1X CMOS支路420的LSB信号410-a和连接到2X CMOS支路430的MSB信号410-b，或连接到电流驱动器403中的1X NMOS装置440的LSB信号410-c和连接到2X NMOS装置450的MSB信号410-b，可表示可能的实例以说明存储器控制器405的功能，所述存储器控制器405可经配置以产生包含四个信号电平(例如，电压振幅或电流振幅)的第二信号415。
电路的其它配置有可能基于接收到包含两个信号电平的第一信号410而产生包含四个信号电平的第二信号415。例如，在一些实例中，NMOS装置440或450可由p型MOS(PMOS)装置替换。此外，不同电路可用于产生包含至少三个或更多个不同信号电平的第二信号415，使得第二信号415编码数据的超过一个位。此外，电压驱动器402和电流驱动器403可包含其它电路组件(例如，每一CMOS支路420或430可包含电阻网络或其它电路元件(未示出))以产生稳固的第二信号415，从而缓解各种问题(例如，抖动、失真、宽度减小和第二信号415的开放)。
第二信号415可使用包含至少三个电平的调制方案进行调制以编码信息的超过一个位。第二信号415可用于在半导体封装480内在各种部件当中发送和接收经编码信息，所述部件可包含半导体裸片或芯片(例如，使用DRAM、NAND、FeRAM或3DXP存储器技术的存储器芯片，或此类存储器芯片的组合)。由于第二信号415表示信息的超过一个位，可经减少半导体封装480内的两个半导体裸片之间的互连件(例如，TSV)的数目。
在一些实例中，第二信号415可调制成使得第二信号415的单个电平表示信息的两个位(例如，00、01、10或11)，且载送第二信号415的TSV的数目可减少到载送表示信息的一个位(例如，0或1)的第二信号的TSV的数目的二分之一。通过减少TSV的数目，TSV占用的裸片面积也可减小。此外还可移除与TSV相关联的各种电路(例如，接收器、驱动器)。
例如，包含通过内部互连件(例如，TSV)连接的数个存储器芯片的半导体封装可经配置以具有连接到第一数目个互连件(例如，十一个TSV)的一个外部引脚。外部引脚和第一数目个互连件之间的金属路线可变成寄生分量(例如，电阻和电容)的重要来源。表示信息的两个位的第二信号415可减少互连件的数目(例如，从十一个TSV减少到六个TSV)，且伴随出现的寄生分量的减少可改进包含半导体封装的存储器系统的性能。
图5示出根据本公开的各种实例的存储器系统接口和相关联的示范性电路的示范性图501、串并转换器502。存储器控制器505可为参考图4描述的存储器控制器405的实例。第一信号510和第二信号515可为参考图4描述的第一信号410和第二信号415的实例。串行器/串并转换器520可从计算装置120-b接收第一信号510并产生反串行化信号525。在一些情况下，串行器/串并转换器520可被称作SerDes功能块。存储器控制器505可接收反串行化信号525以产生第二信号515。在一些实例中，存储器控制器505可包含串行器/串并转换器520。
串行器/串并转换器520可包含串并转换器502，以基于接收到第一信号510而产生反串行化信号525。串并转换器502可包含比较器530-a和530-b及多路复用器540。串并转换器502可与二相时钟系统一起操作，其中第一时钟信号545-a可与第一比较器530-a相关联，且第二时钟信号545-b可与第二比较器530-b相关联。在一些实例中，每一比较器530-a和530-b可供应有第一信号510-a和Vref信号550。Vref信号550可为比较器530-a和530-b提供参考电压，以通过比较Vref信号550和第一信号510-a来产生输出。
在一些实例中，第一比较器530-a可经配置以采集第一时钟信号545-a的上升边沿上的第一信号510-a的偶数位中所含的信息。此外，第二比较器530-b可经配置以采集第二时钟信号545-b的上升边沿上的第一信号510-a的奇数位中所含的信息。随后，多路复用器540可比对比较器530-a和530-b的输出信号以产生反串行化信号525-a。
串并转换器502中描绘的特定配置，例如，使用二相时钟系统对奇数位和偶数位进行反串行化，可表示用于说明串行器/串并转换器520的功能的实例。电路的其它配置有可能产生具有2:1反串行化因数的反串行化信号525。例如，单相时钟系统可用于采集在单个时钟信号的上升边沿处的奇数位，而偶数位可在单个时钟信号的下降边沿处采集。此外，不同电路可用于产生具有除2:1以外的串行化因数(例如，4:1或8:1)的反串行化信号525。
图6示出根据本公开的各种实例的存储器系统的示范性图601。图601示出位于半导体封装680内的存储器控制器605。存储器控制器605可为参考图4和5描述的存储器控制器405或505的实例。半导体封装680可为参考图4和5描述的半导体封装480或580的实例。在一些情况下，存储器控制器605还可包含参考图5描述的串行器/串并转换器520。存储器控制器605可从计算装置120-c接收第一信号610。
在一些情况下，计算装置120可被称作主机装置。第一信号610可为参考图4和5描述的第一信号410或510的实例。在一些情况下，第一信号610可为包含两个信号电平的二进制信号。在一些情况下，第一信号610可使用包含表示数据的一个位的两个独特符号的调制方案进行编码。存储器控制器605可基于来自计算装置120-c的第一信号610的信息而产生第二信号620。第二信号620可为参考图4和5描述的第二信号415或515的实例。在一些情况下，第二信号620可用PAM方案进行编码。在一些情况下，第二信号620可为配置有四个信号电平的PAM4信号。
在一些情况下，半导体封装680可包含定位于存储器控制器605上方的一或多个存储器裸片625(其还可被称作芯片、半导体芯片和/或半导体裸片)。存储器裸片625可为参考图1描述的存储器裸片105的实例。存储器裸片625、626中的个别裸片可采用不同存储器技术，例如，DRAM、NAND、FeRAM、3DXP或其组合。在一些情况下，不同裸片可采用与存储器堆叠中的其它裸片不同的存储器技术。在一些实例中，半导体封装680可包含第一数目个存储器裸片625(例如，八个存储器裸片)。
存储器裸片625可与存储器控制器605电耦合且直接堆叠在彼此上。在一些情况下，存储器裸片625可包含具有其自身的不同于半导体封装680的封装的存储器裸片。在一些情况下，存储器裸片625可包含具有一组TSV 621以中继第二信号620的一或多个裸片。换句话说，存储器裸片625可通过一组TSV 621中继第二信号620。在一些实例中，存储器裸片625中最顶部的存储器裸片(例如，存储器裸片625-n)在其不需要将第二信号620中继到更远(不存在转发器607和第二组存储器裸片626)时可能不具有TSV。在一些实例中，存储器裸片625中的每一存储器裸片可包含经配置以接收和解码第二信号620的接收器(未示出)。
当存储器控制器605通过一组TSV 621发射第二信号620时，存储器控制器605可向存储器裸片625发送芯片使能(CE)信号。CE信号表示存储器裸片625当中接收第二信号620的目标存储器裸片(例如，625-a，或图601中描绘的存储器裸片625中的任一个)。在一些实例中，存储器控制器605可直接向目标存储器裸片发送CE信号。当目标存储器裸片(例如，存储器裸片625-a)接收CE信号时，目标存储器裸片(例如，存储器裸片625-a)可启动它的接收器来接收第二信号620并解码其中所含的信息。
其它存储器裸片(例如，除625-a以外的存储器裸片625)可能不启动它们的接收器，以免出现与启动它们的接收器相关联的功率消耗。在一些实例中，CE信号可例如使用PAM方案进行编码。在这些情况下，存储器裸片625中的一或多个存储器裸片可包含另一接收器，所述另一接收器经配置以解码CE信号，从而确定它们是否旨在接收第二信号620。目标存储器裸片(例如，存储器裸片625-a)在确定它旨在用于接收第二信号620后可启动其经配置以接收第二信号620并解码其中所含的信息的接收器。
图601进一步示出在半导体封装680内处于相同位置的转发器607和第二组存储器裸片626。转发器607和第二组存储器裸片626可定位于第一组存储器裸片625上方。第二组存储器裸片626(例如，存储器裸片626-a到626-m)可为采用相同或不同存储器技术的一或多个存储器芯片或裸片，所述存储器技术例如DRAM、NAND、FeRAM、3DXP或其组合。在一些情况下，存储器裸片626可包含具有一组TSV 622以中继包含第二信号620的多电平信号的一或多个裸片。在一些实例中，最顶部的存储器裸片(例如，存储器裸片626-m)在其不需要将信号中继到更远时可能不包含TSV。在一些实例中，存储器裸片626中的每一存储器裸片可包含经配置以接收并解码信号的接收器(未示出)。
转发器607可缓解与第二信号620行进的垂直距离相关联的问题。在一些情况下，此类问题可被称作Z高度限制问题。当第一数目个存储器裸片625(例如，八个存储器裸片)形成可能长到足以导致在下一存储器裸片(例如，在不存在转发器607的情况下的存储器裸片626-a)处接收的第二信号620劣化的垂直距离时，可发生Z高度限制问题。因此，在解码第二信号620时可因为第二信号620的劣化而出现故障(例如，在不存在转发器607的情况下的存储器裸片626-a处)。在一些实例中，在行进与第一数目个存储器裸片625相关联的垂直距离之后，结合抖动、失真和经降低振幅的经扩展上升和下降时间可能会促进第二信号620的劣化。
转发器607可通过第一组TSV 621而与第一数目个存储器裸片625电耦合，并通过第二组TSV 622而与第二数目个存储器裸片626电耦合。转发器607可经配置以通过第一组TSV 621接收第二信号620，并通过第二组TSV 622向定位于第一数目个存储器裸片625上方的第二数目个存储器裸片626重新发射第二信号620。转发器607可根据它的信号重新发射功能而被称作重新驱动器。在一些实例中，第一数目个存储器裸片625可被称作第一层，而第二数目个存储器裸片626可被称作第二层。
如上文所描述，在一些实例中，第一数目个存储器裸片625可包含第一组TSV 621，第二信号620可通过所述第一组TSV 621进行中继。此外，在一些实例中，第二数目个存储器裸片626可包含第二组TSV 622，第二信号620可通过所述第二组TSV 622进行中继。存储器控制器605可被称作主要主控器，其经配置以在存储器控制器605向第二数目个存储器裸片626发送第二信号620时与转发器607通信。在一些实例中，一组穿通TSV(未示出)可用于直接耦合存储器控制器605与转发器607。穿通TSV可配置有不同于第一组TSV 621或第二组TSV 622的结构特征(例如，三维尺寸更小和数目更少)，这是因为在不存在与第一组或第二组TSV相关联的各种电路的情况下，转发器607和存储器控制器605之间的信号性质相对更简单。
存储器控制器605在向第二层中的第二数目个存储器裸片626发送第二信号620时可被限制成不能存取第一层中的存储器裸片625。这种限制来自以下事实：与第一数目个存储器裸片625相关联的第一组TSV 621可用于结合接收和重新发射第二信号620的转发器607而将第二信号620中继到第二数目个存储器裸片626。换句话说，存取第一层中的第一数目个存储器裸片625和存取第二层中的第二数目个存储器裸片626可以时分方式实行。
在一些实例中，在第一时间持续时间期间，存储器控制器605可存取第一层中的第一数目个存储器裸片625，而第二层中的第二数目个存储器裸片626被隔离。在第一时间持续时间之后的第二时间持续时间期间，存储器控制器605(例如，主要主控器)与转发器607(例如，重新驱动器)合作，可通过第一组TSV 621和第二组TSV 622存取第二层中的第二数目个存储器裸片626，而第一层中的第一数目个存储器裸片625被隔离。
图601进一步示出在半导体封装680内处于相同位置的第三组TSV 623。第三组TSV623可与存储器控制器605和转发器607电耦合。在图6中示出第三组TSV 623的单个表示，以致力于增加所描绘的特征的可视性和清晰性。设想了额外配置。第三组TSV 623可缓解与存取第一层中的第一数目个存储器裸片625和第二层中的第二数目个存储器裸片626的时分方式相关的问题。存储器控制器605可产生信号620-a以通过第三组TSV 623发送。信号620-a可因为它绕过第一数目个存储器裸片625的性质而被视为第二信号620的经修改实例。
例如，信号620-a可与第二信号620相同，除了信号620-a可能更不容易受到与穿过第一数目个存储器裸片625的第二信号620相关联的劣化影响。第三组TSV 623可配置有第一组TSV 621或第二组TSV 622的结构特征(例如，类似的三维尺寸和数目)。存储器控制器605可经配置以在存储器控制器605通过第三组TSV 623向第二数目个存储器裸片626发送信号620-a时与转发器607通信。此外，转发器607可经配置以通过第三组TSV 623接收信号620-a并通过第二组TSV 622向第二数目个存储器裸片626重新发射信号620-a。
在一些实例中，第三组TSV 623的添加可使得存储器控制器605能够并行(例如，至少在部分重叠的时段期间)或同时存取第一数目个存储器裸片625和第二数目个存储器裸片626。换句话说，存储器控制器605在向第一层中的第一数目个存储器裸片625发送第二信号620时可独立于第二层中的第二数目个存储器裸片进行操作。同时或至少在部分重叠的时段期间(例如，并行地)，存储器控制器605(例如，主要主控器)与转发器607(例如，重新驱动器)合作，可由于存在同时中继信号620-a与第二信号620的第三组TSV 623而存取第二层中的第二数目个存储器裸片626。因此，图601中描绘的配置可支持第一和第二层中的存储器容量进行扩增，以改进存储器系统的性能。
在一些实施例中，描述一种设备。设备可包含第一多个存储器裸片，所述第一多个存储器裸片中的一或多个存储器裸片包括第一TSV和控制器，所述控制器与所述第一多个存储器裸片耦合。在一些情况下，控制器可用于至少部分地基于使用包含两个电平的第一调制方案调制的第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号，并向所述第一多个存储器裸片中的一或多个存储器裸片发射第二信号。
在一些情况下，设备可进一步包含第二多个存储器裸片，其中所述第二多个存储器裸片中的至少一个存储器裸片包括第二TSV和第二控制器，所述第二控制器通过第一TSV而与所述第一多个存储器裸片耦合，并通过第二TSV而与所述第二多个存储器裸片耦合。在一些情况下，第二控制器可用于通过第一TSV接收第二信号，并至少部分地基于接收到第二信号而向所述第二多个存储器裸片中的至少一个存储器裸片重新发射第二信号。
在一些情况下，控制器在第一持续时间期间可用于向所述第一多个存储器裸片中的一或多个存储器裸片发射第二信号，且控制器在第一持续时间之后的第二持续时间期间可用于通过第一TSV向所述第二多个存储器裸片中的一或多个存储器裸片发射第二信号，同时在第二控制器处重新发射第二信号。
在一些情况下，设备可进一步包含与控制器和第二控制器耦合的第三TSV，所述第三TSV经配置以绕过所述第一多个存储器裸片。在一些情况下，控制器可用于通过第一TSV向所述第一多个存储器裸片中的一或多个存储器裸片发射第二信号，并通过第三TSV向所述第二多个存储器裸片中的一或多个存储器裸片发射第二信号，其中在向所述第二多个存储器裸片中的一或多个存储器裸片发射的同时在第二控制器处重新发射第二信号。
在一些情况下，设备可配置成叠层封装的堆叠形式，其可包含定位于控制器上方的第一多个存储器裸片、定位于第一多个存储器裸片上方的第二控制器，以及定位于第二控制器上方的第二多个存储器裸片。在一些情况下，第二控制器可不同于控制器。
在一些实施例中，描述一种设备。设备可包含第一多个存储器裸片，所述第一多个存储器裸片中的一或多个存储器裸片包括第一TSV、用于至少部分地基于使用包含两个电平的第一调制方案调制的第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号的构件，以及用于向所述第一多个存储器裸片中的一或多个存储器裸片发射第二信号的构件。在一些情况下，设备可进一步包含第二多个存储器裸片，其中所述第二多个存储器裸片中的至少一个存储器裸片包括第二TSV、用于通过第一TSV接收第二信号的构件，以及用于至少部分地基于接收到第二信号而向所述第二多个存储器裸片中的至少一个存储器裸片重新发射第二信号的构件。
在一些情况下，设备可进一步包含用于在第一持续时间期间向所述第一多个存储器裸片中的一或多个存储器裸片发射第二信号的构件和用于在第一持续时间之后的第二持续时间期间通过第一TSV向所述第二多个存储器裸片中的一或多个存储器裸片发射第二信号，同时重新发射第二信号的构件。在一些情况下，设备可进一步包含用于通过第一TSV向所述第一多个存储器裸片中的一或多个存储器裸片发射第二信号并通过第三TSV向所述第二多个存储器裸片中的一或多个存储器裸片发射第二信号的构件，所述第三TSV经配置以绕过第一多个存储器裸片，其中在向所述第二多个存储器裸片中的一或多个存储器裸片发射的同时重新发射第二信号。
在一些实施例中，描述一种设备。设备可包含与主机装置和多个存储器裸片耦合的存储器控制器。在一些情况下，存储器控制器可用于从主机装置接收使用包含两个电平的第一调制方案调制的第一信号，至少部分地基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号，并向多个存储器裸片中的一或多个存储器裸片发射第二信号。
在一些情况下，存储器控制器可用于在接收到第一信号之后对第一信号进行反串行化，其中产生第二信号至少部分地基于对第一信号进行反串行化。在一些情况下，存储器控制器可用于至少部分地基于产生第二信号而产生第三信号，并向多个存储器裸片中的一或多个存储器裸片发射第三信号，同时发射第二信号。
在一些实施例中，描述一种设备。设备可包含用于从主机装置接收使用包含两个电平的第一调制方案调制的第一信号的构件、用于至少部分地基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号的构件，以及用于向多个存储器裸片中的一或多个存储器裸片发射第二信号的构件。
在一些情况下，设备可进一步包含用于在接收到第一信号之后对第一信号进行反串行化的构件，其中产生第二信号至少部分地基于对第一信号进行反串行化。在一些情况下，设备可进一步包含用于至少部分地基于产生第二信号而产生第三信号的构件，以及用于向多个存储器裸片中的一或多个存储器裸片发射第三信号同时发射第二信号的构件。
图7到8示出经配置以使用存储器装置中的专用于传送特定类型的信号(例如，二进制符号信号或多符号信号)的信号路径传送一或多个二进制符号信号和/或一或多个多符号信号的存储器装置。存储器装置可分别使用二进制或多电平信令在存储器装置中的大量信道上传输数据，例如NRZ和PAM。信号可通过不同专用信号路径发射，这可改进读取和写入时间、降低功率消耗和/或提高存储器装置的可靠性。参考图7到8描述的特征和/或功能可与如参考图1到6和图9到22所描述的存储器装置的其它方面的特征和/或功能组合。
图7示出根据本公开的各种实例的实例存储器装置700。存储器装置700可为如参考图1所描述的系统100的实例。存储器装置700可包含存储器控制器705、第一存储器裸片710、第二存储器裸片715、主机740。在一些实例中，存储器控制器705可包含编码器745和路径选择组件750。在其它实例中，第一存储器裸片710可通过第一信号路径720和第二信号路径725而与存储器控制器705耦合。
第二存储器裸片715可通过第三信号路径730和第四信号路径735而与存储器控制器705耦合。在一些实例中，第一信号路径720、第二信号路径725、第三信号路径730和第四信号路径735可为如参考图1所描述的内部信号路径115的个别实例。在其它实例中，第一存储器裸片710和第二存储器裸片715可为如参考图1所描述的存储器裸片105的个别实例。另外地或可替代地，例如，存储器控制器705可为如参考图1所描述的存储器控制器110的实例。在其它实例中，主机740可为如参考图1所描述的计算装置120的实例。
第一存储器裸片710可包含一或多个存储器单元(未说明)，其可被称作第一存储器裸片710的多个存储器单元。在一些实例中，存储器控制器705可通过第一信号路径720和第二信号路径725向存储器裸片710的多个存储器单元传送一或多个信号。例如，第一信号路径720可与存储器控制器705和第一存储器裸片710耦合，且可经配置以向第一存储器裸片710传送多电平信号。另外地或可替代地，例如，第二信号路径725可与存储器控制器705和第一存储器裸片710耦合，且可经配置以向第一存储器裸片710传送二进制符号信号。
在其它实例中，第一信号路径720和第二信号路径725中的每一个可经配置以向第一存储器裸片710传送多电平信号或二进制符号信号。在一些实例中，信号路径中的每一个可经配置以传送专用信号类型。例如，第一信号路径720和第二信号路径725可经配置以发射二进制符号信号。在其它实例中，第三信号路径730和第四信号路径735可经配置以发射多电平信号。在其它实例中，第一信号路径720、第二信号路径725、第三信号路径730和第四信号路径735中的任一个可经配置以传送二进制符号信号或多电平信号。
存储器裸片715可包含一或多个存储器单元(例如，如参考图2所描述)，其可被称作第二存储器裸片715的多个存储器单元。在一些实例中，存储器控制器705可通过第三信号路径730和第四信号路径735向存储器裸片710的多个存储器单元传送一或多个信号。例如，第三信号路径730可与存储器控制器705和第二存储器裸片715耦合，且可经配置以向第二存储器裸片715传送多电平信号。另外地或可替代地，例如，第四信号路径735可与存储器控制器705和第二存储器裸片715耦合，且可经配置以向第二存储器裸片715传送二进制符号信号。在其它实例中，第三信号路径730和第四信号路径735中的每一个可经配置以向第二存储器裸片715传送多电平信号或二进制符号信号。
在一些实例中，路径选择组件750可促进一或多个路径的选择。例如，路径选择组件750可选择第一信号路径720来向第一存储器裸片710传送信号。在其它实例中，路径选择组件750可选择第三信号路径730来向第二存储器裸片715传送信号。在任一实例中，路径选择组件750可基于信号类型(例如，二进制符号信号)、所传输的数据类型(例如，控制数据)或用于数据传输的信道的可用性而选择一或多个信号路径。
在额外实例中，第一存储器裸片710和第二存储器裸片715中的每一个可响应于CE信号(例如，芯片使能)而接收多电平或二进制符号信号。例如，存储器控制器705可向第一存储器裸片710或第二存储器裸片715中的一个发射CE信号。在接收到CE信号后，第一存储器裸片710或第二存储器裸片715中的一个可向存储器控制器705指示发射多电平或二进制符号信号。
在一些实例中，存储器装置700可包含总线二进制符号信号，所述总线二进制符号信号经配置以沿着信号路径中的任一个传送多电平信号或二进制电平信号。在传送多电平信号或二进制符号信号时，总线或存储器控制器705可基于系统时钟的定时而传送信号。在一些实例中，系统时钟可与存储器控制器705相关联(例如，集成)。在其它实例中，系统时钟可在存储器控制器705外部。例如，存储器控制器705可在系统时钟的上升边沿、系统时钟的下降边沿或这两者期间发射多电平信号、二进制电平信号或这两者。
可在多电平信号和二进制符号信号中的每一个中发射特定数据。例如，多电平信号可包含控制数据，而二进制电平信号可包含元数据。在其它实例中，多电平信号可包含元数据，而二进制电平信号可包含控制数据。在其它实例中，多电平信号可包含元数据或控制数据，而二进制符号信号可包含元数据或控制数据。在其它实例中，多电平信号或二进制符号信号中的任一个可包含存储数据。存储数据可对应于第一存储器裸片710或第二存储器裸片715的一或多个存储器单元。在一些实例中，元数据和控制数据中的一个或两个可被发射到一或多个存储器装置或单个存储器装置的一或多个堆叠。在其它实例中，元数据和控制数据中的一个或两个可冗余地在超过一个存储器装置中存储。例如，元数据和控制数据中的一个或两个可存储在NAND装置中作为长期备份数据，并且可被同时发射到NAND装置和DRAM装置两者。
在任一配置中，多电平信号和二进制符号信号可由存储器控制器705同时发射。例如，多电平信号的至少一部分可被发射到第一存储器裸片710，与此同时，二进制符号信号的至少一部分可被发射到第二存储器裸片715。可发射信号，以使得每一信号的一部分或全部在同一时间——例如，在存储器控制器705的系统时钟的上升边沿期间——传送。
多电平和二进制电平信号中的每一个可使用调制方案进行调制。在一些实例中，多电平和二进制电平信号可通过编码器745进行调制。例如，多电平信号可使用脉冲振幅调制(PAM)调制方案进行调制，而二进制符号信号可使用不归零(NRZ)方案进行调制。在PAM调制方案中，多电平信令可包含PAM4信令、PAM8信令等。在此调制方案中，例如，数据(例如，控制数据或元数据)可在信号的振幅方面进行编码。振幅或单个符号可表示数据的一个位。在其它实例中，振幅或单个符号可表示数据的两个或更多个位。
例如，信号可通过在给定时段期间检测信号的振幅电平来解调。在另一实例中，二进制电平信号可使用双电平振幅调制方案(例如，NRZ调制方案)进行调制。在此类实例中，逻辑“1”可由第一电压电平(例如，正电压)表示，逻辑“0”可由第二电压电平(例如，负电压)表示。在其它实例中，双电平振幅调制方案可包含不归零电平(NRZ(L))、不归零反相(NRZ(I))、不归零标记(NRZ(M))、不归零空间(NRZ(S))或不归零改变(NRZ(C))调制方案。
图8示出根据本公开的各种实例的实例过程流程图800。过程流程图800可示出由如参考图7所描述的存储器装置700实施的一或多个操作。过程流程图800可包含由存储器控制器805、存储器裸片810和存储器裸片815实施的操作。在一些实例中，存储器控制器805、存储器裸片810和存储器裸片815可分别为存储器控制器705、存储器裸片710和存储器裸片715的实例，如参考图1所描述。在其它实例中，存储器裸片810和存储器裸片815可被分别称作第一存储器裸片810和第二存储器裸片815。
在框820处，存储器控制器805可识别待传送到第一存储器裸片810的第一数据。例如，第一存储器裸片810可包含可被称作多个存储器单元的一或多个存储器单元。在一些实例中，第一存储器裸片810可包含铁电存储器单元、动态随机存取存储器单元、NAND存储器单元、NOR存储器单元或其组合。第一数据可包含例如元数据或控制数据，并且可通过如参考图1所描述的主机计算装置120而被提供到存储器控制器805。
在其它实例中，存储数据可通过如参考图1所描述的主机计算装置120而被提供到存储器控制器805。在一些实例中，存储数据可与第一存储器裸片810或第二存储器裸片815的一或多个存储器单元相关联。在识别出第一数据后，存储器控制器805可在框825处确定数据的调制方案。如上文参考图7所描述，第一数据可使用可分别对应于多电平和二进制符号信号的多符号调制方案(例如，PAM)或二进制符号调制方案(例如，NRZ)进行调制。
在框830处，存储器控制器805可选择用于传送第一数据的信号路径。信号路径可为(例如)如参考图7所描述的第一信号路径720、第二信号路径725、第三信号路径730或第四信号路径735中的一个。同样参考图7描述，信号路径可为TSV中的导线。一旦信号路径选定，通过发射235，存储器控制器805就可使用先定的信号路径向第一存储器裸片810传送使用调制方案调制的第一信号。在一些情况下，存储器控制器805可选择信号路径。存储器控制器805可识别信号路径的一或多个能力(例如，带宽)或信号路径发射信号的可用性。
举例来说，存储器控制器805可识别可使用信号路径传送的信号类型。如果信号路径经配置以传送请求发射的信号类型(例如，信号是多符号信号，且信号路径经配置以传送多符号信号)，那么存储器控制器805可选择给出的信号路径。在一些情况下，在选择信号路径时还可考虑信号路径的可用性(例如，带宽)。在其它实例中，信号路径可由存储器控制器805基于所发射的信号类型(例如，二进制符号信号)而选择。在传送第一信号时，存储器控制器805可基于系统时钟的定时而传送第一信号。在一些实例中，系统时钟可与存储器控制器805相关联(例如，集成)。在其它实例中，系统时钟可在存储器控制器805外部。例如，存储器控制器805可在系统时钟的上升边沿、系统时钟的下降边沿或这两者期间发射第一信号。
举例来说，存储器控制器805可识别待传送到第一存储器裸片810的控制数据。在识别出控制数据后，存储器控制器805可选择PAM调制方案来对多符号信号中的控制数据进行编码，并且可选择第一信号路径720(如参考图7所描述)来传送编码有控制数据的多符号信号。信号路径720的选择可至少部分地基于PAM调制方案的确定。在一些实例中，选择不同信号路径(例如，第三信号路径730)可至少部分地基于选择不同调制方案(例如，NRZ调制方案)。在任一实例中，存储器控制器805可使用第一信号路径(例如，信号路径720)向第一存储器裸片810传送使用PAM调制方案调制的第一信号。
在另一实例中，存储器控制器805可在框840处识别第二数据。第二数据可包含例如元数据或控制数据，并且可通过主机(未说明)而被提供到存储器控制器805。在其它实例中，第二数据可包含可与第一存储器裸片810或第二存储器裸片815相关联的存储数据。在一些实例中，第二数据可为与所识别的第一数据相同的数据类型，在其它实例中，第二数据可为与所识别的第一数据不同的数据类型(例如，元数据)。在识别出第二数据后，存储器控制器805可在框845处确定数据的调制方案。如上文所描述，第二数据可使用多符号调制方案(例如，PAM4)或二进制符号调制方案(例如，NRZ调制方案)进行调制。
在框850处，存储器控制器805可选择用于传送第二数据的信号路径。信号路径可为(例如)如参考图7所描述的第一信号路径720、第二信号路径725、第三信号路径730或第四信号路径735中的一个。同样在上文描述，信号路径可为TSV中的导线。在一些实例中，信号路径的类型可与用于传送第一信号的信号路径的类型相同，在其它实例中，信号路径的类型可与用于传送第一信号的信号路径的类型不同。
一旦信号路径选定，在框850处，存储器控制器805就可使用先定的信号路径向第一存储器裸片810传送使用调制方案调制的第二信号。这可通过发射855进行。在传送第二信号时，存储器控制器805可基于系统时钟的定时而传送第一信号。例如，存储器控制器805可在系统时钟的上升边沿、系统时钟的下降边沿或这两者期间发射第二信号。在其它实例中，存储器控制器805可同时发射第一信号和第二信号。例如，第一信号的至少一部分可被发射到第一存储器裸片810，与此同时，第二信号的至少一部分可被发射到第二存储器裸片815。可发射信号，以使得每一信号的一部分或全部在同一时间——例如，在存储器控制器805的系统时钟的上升边沿期间——传送。
举例来说，存储器控制器805可识别待传送到第一存储器裸片810的第二控制数据。在识别出第二控制数据后，存储器控制器805可确定第二控制数据的NRZ调制方案，并且可选择例如第二信号路径725(如参考图7所描述)来传送控制数据。信号路径725的选择可至少部分地基于NRZ调制方案的确定。因此，存储器控制器805可使用第二信号路径(例如，信号路径720)向第一存储器裸片810传送使用NRZ调制方案调制的第二信号。
在另一实例中，通过发射860，存储器控制器805可向第二存储器裸片815传送第一信号。例如，第二存储器裸片815可包含可被称作多个存储器单元的一或多个存储器单元。在一些实例中，第二存储器裸片815的多个存储器单元可包含与第一存储器裸片810不同类型的存储器单元。
借助于上文的实例，第一数据可包含控制数据，并且可使用多符号调制方案进行调制。第一数据可例如通过第三信号路径(例如，如参考图7所描述的信号路径730)而被传送到第二存储器裸片815。然而，在其它实例中，第一数据可包含不同类型的数据和/或使用NRZ调制方案来调制。在任一情况下，调制方案可至少部分地基于第一数据的数据类型(例如，控制数据)。接着，第一数据可例如通过不同信号路径(例如，如参考图7所描述的第四信号路径735)而被传送到第二存储器裸片815。
另外地或可替代地，例如，通过发射865，存储器控制器805可向第二存储器裸片815传送第二信号。借助于上文的实例，第二数据可包含元数据，并且可使用NRZ调制方案进行调制。第二数据可例如通过第四信号路径(例如，如参考图1所描述的信号路径735)而被传送到第二存储器裸片815。然而，在其它实例中，第二数据可包含不同类型的数据和/或使用PAM调制方案来调制。在任一情况下，调制方案可至少部分地基于第一数据或第二数据的数据类型(例如，控制数据)。接着，第二数据可例如通过不同信号路径(例如，如参考图1所描述的第三信号路径730)而被传送到第二存储器裸片815。
图9到13示出经配置以支持多符号信令和二进制符号信令两者的存储器装置，且所述存储器装置可利用各种信令模式来调整数据传输速率或减小输出引脚计数(例如，降低信令方案中的作用中输出引脚的数目)。在一些情况下，存储器装置可包含与缓冲器耦合的存储器阵列，其中缓冲器耦合到多路复用器，所述多路复用器经配置以输出包括超过一个位的一组位，例如位对。另外，多路复用器可耦合到驱动器，其中驱动器可经配置以产生表示所述一组位的符号。符号可表示整数数目个位(例如，表示两个位的PAM4符号)或非整数数目个位(例如，表示超过一个但是小于两个位的PAM3符号)。表示所述一组位的符号可在存储器装置的输出引脚上输出。参考图9到13所描述的特征和/或功能可与如参考图1到8和图14到22所描述的存储器装置的其它方面的特征和/或功能组合。
图9示出根据本公开的各种实例的实例电路900。电路900可包含存储器阵列905、输出电路935和输出引脚925。输出电路935可包含缓冲器910、多路复用器915和驱动器920。
存储器阵列905可存储数据，并且可包括的多个存储器单元，所述多个存储器单元可为易失性存储器单元、非易失性存储器单元或其组合。存储器阵列905可包含一或多个存储器裸片(例如，参考图1描述的存储器裸片105)。在一些实例中，存储器阵列905可与输出电路935耦合，并且可与输出电路935内的缓冲器910直接或间接耦合。例如，存储器阵列905可与数据总线耦合，缓冲器910也与所述数据总线耦合。数据总线可为串行或并行数据总线。电路900中未示出的其它组件也可耦合到数据总线，例如一或多个存储器控制器、存储器感测组件、行或列解码器、时钟信号或其它输出电路。
存储在存储器阵列905中的数据可由一或多个存储器感测组件感测或读取，且缓冲器910可将反映存储在存储器阵列905中的数据的位存储达某一时间长度，然后再将此类位供应到多路复用器915。缓冲器910可包含数个逻辑上或物理上不同的部分——例如，一或多个逻辑上或物理上不同的缓冲器可包含于缓冲器910内。例如，缓冲器910可包含至少一个第一缓冲器和第二缓冲器。包含在缓冲器910中的缓冲器可为先进先出(FIFO)缓冲器的实例。
缓冲器910可例如通过并行接口向多路复用器915同时供应多个位。例如，在一些实例中，缓冲器910可向多路复用器915同时供应八个位。另外，缓冲器910可向多路复用器915间歇性地供应位。例如，缓冲器910可向多路复用器915供应一组位，且在向多路复用器915供应后一组位之前等待数个时钟循环，各组位之间的时钟循环数目可至少部分地基于多路复用器915处理或至少部分地处理前一组位所需的时钟循环数目。
多路复用器915在一些情况下还可被称作串行器，其可从缓冲器910接收多组位，例如由缓冲器910同时输出的位，并且可依序输出接收到的位。因此，多路复用器915可充当并串转换器——例如，多路复用器915可从缓冲器910接收并行位并输出对应的串行位。
在一些情况下，多路复用器915可包含数个逻辑上或物理上不同的部分——例如，一或多个逻辑上或物理上不同的多路复用器可包含于多路复用器915内。多路复用器915的各部分可布置成与彼此并联、与彼此串联，或成某一其它的级联方式(例如，作为多路复用的多个阶段)。例如，如电路900中所示，多路复用器915可包含第一多路复用器915-a、第二多路复用器915-b和第三多路复用器915-c。多路复用器915-a可为可经配置以处理由缓冲器910中的第一缓冲器输出的位的第一多路复用器的实例。
多路复用器915-b可为可经配置以处理由缓冲器910中的第二缓冲器输出的位的第二多路复用器的实例。在一些实例中，第一多路复用器915-a和第二多路复用器915-b均可对相同数目个位进行串行化。例如，第一多路复用器915-a和第二多路复用器915-b均可为四至一多路复用器(four-to-one multiplexer)(例如，均可通过四个并行输入接收四个位并且可通过单个串行输出串联输出那四个位)，且因此共同地包括八至二多路复用器。第三多路复用器915-c可为二至一多路复用器，其对第一多路复用器915-a和第二多路复用器915-b的相应输出进行串行化，以使得第一多路复用器915-a、第二多路复用器915-b和第三多路复用器915-c共同充当八至一多路复用器。例如，多路复用器915-c可分别通过不同的并行输入接收来自多路复用器915-a的信息的一个位和来自多路复用器915-b的信息的一个位，并通过单个串行输出串联输出那两个位。在一些情况下，缓冲器910可向多路复用器915供应位，接着在向多路复用器915供应另外的位之前等待预定数目个时钟循环。
在一些实例中，多路复用器915可与驱动器920耦合。驱动器920还可与输出引脚925耦合。驱动器920可经配置以从多路复用器915接收位、产生表示从多路复用器915接收到的每一个位的符号，并向输出引脚925供应此类符号。例如，驱动器920可为双电平信号驱动器，并且可产生用于由多路复用器915输出的每一个位的符号，并将符号供应到输出引脚925。在一些情况下，双电平信号驱动器使用不归零(NRZ)调制方案、单极编码调制方案、双极编码调制方案、曼彻斯特编码调制方案、PAM2调制方案等等对数据进行编码。
在一些情况下，存储器阵列905可耦合到多个电路900。例如，存储器阵列905可耦合到八个电路900，并且，那八个电路900可共同地经配置以在时钟信号的每一上升边沿、时钟信号的每一下降边沿或时钟信号的每一上升和下降边沿处输出八个双电平信号符号(共同地表示存储在存储器阵列905内的信息的八个位)。这些可为x8(或字节模式)双电平信号操作模式的实例。作为另一实例，存储器阵列905可耦合到十六个电路900，并且那十六个电路900可共同地经配置以在时钟信号的每一上升边沿、时钟信号的每一下降边沿或时钟信号的每一上升和下降边沿处输出十六个双电平信号符号(共同地表示存储在存储器阵列905内的信息的十六个位)。这些可为x16双电平信号操作模式的实例。一般技术人员将了解，可在双电平信号操作模式中利用其它数目个电路900。
图10示出根据本公开的各种实例的实例电路1000。电路1000可包含存储器阵列1005、输出电路1035和输出引脚1025。输出电路1035可包含缓冲器1010、多路复用器1015和驱动器1020。
存储器阵列1005可存储数据，并且可包括多个存储器单元，所述多个存储器单元可为易失性存储器单元、非易失性存储器单元或其组合。在一些实例中，存储器阵列1005可与输出电路1035耦合，并且可与输出电路1035内的缓冲器1010直接或间接耦合。例如，存储器阵列1005可与数据总线耦合，缓冲器1010也与所述数据总线耦合。数据总线可为串行或并行数据总线。电路1000中未示出的其它组件也可耦合到数据总线，例如一或多个存储器控制器、存储器感测组件、行或列解码器、时钟信号或其它输出电路。
存储在存储器阵列1005中的数据可由一或多个存储器感测组件感测或读取，且缓冲器1010可将反映存储在存储器阵列1005中的数据的位存储达某一时间长度，然后再将此类位供应到多路复用器1015。缓冲器1010可包含数个逻辑上或物理上不同的部分——例如，一或多个逻辑上或物理上不同的缓冲器可包含于缓冲器1010内。例如，缓冲器1010可包含至少第一缓冲器1010-a和第二缓冲器1010-b。
缓冲器1010-a和缓冲器1010-b可为FIFO缓冲器的实例。第一缓冲器1010-a可处理对应于存储在存储器阵列1005的第一部分中的数据的位，且第二缓冲器1010-b可处理对应于存储在存储器阵列1005的第二部分中的数据的位。在一些情况下，存储器阵列1005的第一部分可比存储器阵列1005的第二部分更接近缓冲器1010。缓冲器1010可例如通过并行接口向多路复用器1015同时供应多个位。在一些情况下，第一缓冲器1010-a和第二缓冲器1010-b可处理对应于存储在存储器阵列1005的同一部分中的数据的位，包含存储在存储器阵列1005内的同一存储器单元中的数据(例如，所述存储器单元可为支持存储非二进制符号的存储器单元，例如可编程成四个逻辑状态中的一个的四电平NAND存储器单元，且第一缓冲器1010-a可处理第一位，第二缓冲器1010-b可处理第二位，第一位和第二位共同地表示存储器单元所存储的数据)。
例如，在一些实例中，缓冲器1010可向多路复用器1015同时供应八个位。另外，缓冲器1010可向多路复用器1015间歇性地供应位。例如，缓冲器1010可向多路复用器1015供应一组位，且在向多路复用器1015供应后一组位之前等待数个时钟循环，各组位之间的时钟循环数目可至少部分地基于多路复用器1015处理或至少部分地处理前一组位所需的时钟循环数目。
多路复用器1015可通过某一数目个并行输入从缓冲器1010接收多组位，例如由缓冲器1010同时输出的位，并且可通过不同数目个并行输出输出接收到的位。在一些情况下，多路复用器1015可通过数目比多路复用器1015从缓冲器1010接收位所通过的并行输入的数目少的并行输出输出位。例如，多路复用器1015可从缓冲器1010同时接收八个位，并通过两个并行输出输出那些位——例如，作为位对。位对可表示存储在存储器阵列1005内的数据。因此，多路复用器1015可充当部分并串转换器或部分串行器。
在一些情况下，多路复用器1015可包含数个逻辑上或物理上不同的部分——例如，一或多个逻辑上或物理上不同的多路复用器可包含于多路复用器1015内。多路复用器1015的各部分可布置成与彼此并联、与彼此串联，或成某一其它的级联方式(例如，作为多路复用的多个阶段)。例如，如电路1000中所示，多路复用器1015可包含第一多路复用器1015-a和第二多路复用器1015-b。
第一多路复用器1015-a可为可经配置以处理由第一缓冲器1010-a输出的位的多路复用器的实例。第二多路复用器1015-b可为可经配置以处理由第二缓冲器1010-b输出的位的多路复用器的实例。第一多路复用器1015-a可将位群组(例如，位对)中的第一位输出到驱动器1020，且第二多路复用器1015-b可将位群组(例如，位对)中的第二位输出到驱动器1020。第一多路复用器1015-a可处理从第一缓冲器1010-a输出的位对中的第一位，而第二多路复用器1015-b可处理从第二缓冲器1010-b输出的位对中的第二位。
在一些实例中，位对中的第一位可表示存储在存储器阵列1005的第一部分内的数据。位对中的第二位可表示存储在存储器阵列1005的第二部分内的数据，所述第二部分不同于存储器阵列1005的第一部分。在一些情况下，存储器阵列1005的第一部分可比存储器阵列1005的第二部分更接近缓冲器1010。缓冲器1010可例如通过并行接口向多路复用器1015同时供应多个位。
在一些情况下，位对中的第一位和位对中的第二位可表示存储在存储器阵列1005的同一部分中的数据，包含存储在存储器阵列1005内的同一存储器单元中的数据(例如，所述存储器单元可为支持存储非二进制符号的存储器单元，例如可编程成四个逻辑状态中的一个的四电平NAND存储器单元，且第一缓冲器1010-a可处理第一位，第二缓冲器1010-b可处理第二位，第一位和第二位共同地表示存储器单元所存储的数据)。
在一些实例中，第一多路复用器1015-a和第二多路复用器1015-b可各自为四至一多路复用器的实例，且第一多路复用器1015-a和第二多路复用器1015-b可因此共同地包括八至二多路复用器。一般技术人员将了解，多路复用器1015可经配置以输出包括超过两个位的群组(例如，通过超过两个并行输出)。
在一些实例中，多路复用器1015可与驱动器1020耦合。驱动器1020还可与输出引脚1025耦合。驱动器1020可经配置以从多路复用器1015接收每一组位(例如，位对)、产生表示从多路复用器1015接收的每一组位的符号，并向输出引脚1025供应此类符号。例如，驱动器1020可接收来自多路复用器1015-a的位对中的一个位和来自多路复用器1015-b的位对中的另一个位、产生表示位对的符号，并向输出引脚1025供应表示位对的符号。
在一些情况下，驱动器1020可为脉冲振幅调制(PAM)驱动器，且表示位对的符号可为多符号信号(例如，PAM4)符号。在其它情况下，驱动器1020可从多路复用器1015接收包括超过两个位(例如，三个位、四个位、五个位、六个位、七个位、八个位)的多组位，且驱动器1020可产生各自表示超过两个位的符号。例如，驱动器1020可从多路复用器1015接收多组三个位，并产生表示每一位群组的多符号信号符号(例如，PAM8符号)。
在一些情况下，存储器阵列1005可耦合到多个电路1000。例如，存储器阵列1005可耦合到数个电路1000(在一些情况下，八个电路)，并且这数个电路1000可共同地经配置以在时钟信号的每一上升边沿、时钟信号的每一下降边沿或时钟信号的每一上升和下降边沿处输出类似数目个多符号信号符号。例如，每一电路1000可输出多电平调制方案的符号，其中符号表示数据的两个位。如果存在八个电路1000，那么这八个符号将共同地表示用存储器阵列1005存储的数据的十六个位。
这些可为x8多符号信号操作模式的实例。作为另一实例，存储器阵列1005可耦合到十六个电路1000，并且那十六个电路可共同地经配置以在时钟信号的每一上升边沿、时钟信号的每一下降边沿或时钟信号的每一上升和下降边沿处输出十六个多符号信号符号(例如，共同地表示存储在存储器阵列1005内的信息的32个位的十六个PAM4符号)。这些可为x16多符号信号操作模式的实例。一般技术人员将了解，可在多符号信号操作模式中利用其它数目个额外电路1000。
在一些实例中，电路1000可以与电路900相同的符号速率(其还可被称为波特率)操作，同时提供电路900的输出数据速率的双倍。在一些实例中，电路1000可以电路900的符号速率(其还可被称为波特率)的一半操作，同时提供与电路900相同的每引脚输出数据速率(其还可被称为每引脚带宽)。因此，电路1000可有利地提供与电路900相同的每引脚数据速率，同时允许符号速率减小(例如，同时允许可决定符号速率的时钟速率减小)，这可改进电路1000和系统或与系统耦合的电路的可靠性、稳固性或功率消耗。
在一些实例中，电路1000可通过停用或绕过电路900的第三多路复用器915-c来获得。驱动器1020包含多符号信号驱动器和二进制符号信号驱动器两者，并且可经配置以产生用于从多路复用器1015接收的每一组位的多符号信号符号和用于从多路复用器1015接收的每一个位的二进制符号信号符号。
图11示出根据本公开的各种实例的实例电路1100。电路1100可包含存储器阵列1105、输出电路1135和输出引脚1125。输出电路1135可包含缓冲器1110、多路复用器1115和驱动器1120。电路1100可说明电路900或电路1000的一或多个方面。
存储器阵列1105可存储数据，并且可包括多个存储器单元，所述多个存储器单元可为易失性存储器单元、非易失性存储器单元或其组合。在一些实例中，存储器阵列1105可与输出电路1135耦合，并且可与输出电路1135内的缓冲器1110直接或间接耦合。例如，存储器阵列1105可与数据总线耦合，缓冲器1110也与所述数据总线耦合。数据总线可为串行或并行数据总线。电路1100中未示出的其它组件也可耦合到数据总线，例如一或多个存储器控制器、存储器感测组件、行或列解码器、时钟信号或其它输出电路。
存储在存储器阵列1105中的数据可通过一或多个存储器感测组件感测或读取，且缓冲器1110可将反映存储在存储器阵列1105中的数据的位存储达某一时间长度，然后再将此类位供应到多路复用器1115。缓冲器1110可包含数个逻辑上或物理上不同的位——例如，一或多个逻辑上或物理上不同的缓冲器可包含于缓冲器1110内。
例如，缓冲器1110可包含至少第一缓冲器1110-a和第二缓冲器1110-b。缓冲器1110-a和缓冲器1110-b可为FIFO缓冲器的实例。第一缓冲器1110-a可处理对应于存储在存储器阵列1105的第一部分中的数据的位，且第二缓冲器1110-b可处理对应于存储在存储器阵列1105的第二部分中的数据的位。在一些情况下，存储器阵列1105的第一部分可比存储器阵列1105的第二部分更接近缓冲器1110。在一些情况下，第一缓冲器1110-a和第二缓冲器1110-b可处理对应于存储在存储器阵列1105的同一部分中的数据的位，包含存储在存储器阵列1105内的同一存储器单元中的数据(例如，所述存储器单元可为支持存储非二进制符号的存储器单元，例如可编程成四个逻辑状态中的一个的四电平NAND存储器单元，且第一缓冲器1110-a可处理第一位，第二缓冲器1110-b可处理第二位，第一位和第二位共同地表示存储器单元所存储的数据)。
缓冲器1110可例如通过并行接口向多路复用器1115同时供应多个位。另外，缓冲器1110可向多路复用器1115间歇性地供应位。例如，缓冲器1110可向多路复用器1115供应一组位，且在向多路复用器1115供应后一组位之前等待数个时钟循环，各组位之间的时钟循环数目可至少部分地基于多路复用器1115处理或至少部分地处理前一组位所需的时钟循环数目。
多路复用器1115可通过某一数目个并行输入从缓冲器1110接收多组位，例如由缓冲器1110同时输出的位，并且可通过不同数目个并行输出输出接收到的位。在一些情况下，多路复用器1115可通过数目比多路复用器1115从缓冲器1110接收位所通过的并行输入的数目少的并行输出输出位。例如，多路复用器1115可从缓冲器1110同时接收十六个位，并通过两个并行输出输出那些位——例如，作为位对。位对可表示存储在存储器阵列1105内的数据。因此，多路复用器1115可充当部分并串转换器或部分串行器。
在一些情况下，多路复用器1115可包含数个逻辑上或物理上不同的部分——例如，一或多个逻辑上或物理上不同的多路复用器可包含于多路复用器1115内。多路复用器1115的各部分可布置成与彼此并联、与彼此串联，或成某一其它的级联方式(例如，作为多路复用的多个阶段)。例如，如电路1100中所示，多路复用器1115可包含第一多路复用器1115-a、第二多路复用器1115-b、第三多路复用器1115-c、第四多路复用器1115-d、第五多路复用器1115-e和第六多路复用器1115-f。
多路复用器1115-a可为可经配置以处理由缓冲器1110中的第一缓冲器1110-a输出的位的第一多路复用器的实例。多路复用器1115-b可为可经配置以处理由缓冲器1110中的第一缓冲器1110-a输出的另外位的第二多路复用器的实例。在一些实例中，第一多路复用器1115-a和第二多路复用器1115-b均可对相同数目个位进行串行化。例如，第一多路复用器1115-a和第二多路复用器1115-b均可为四至一多路复用器(例如，均可通过四个并行输入接收四个位，并且可通过单个串行输出串联输出那四个位)，且因此共同地包括八至二多路复用器。第三多路复用器1115-c可为二至一多路复用器，以使得第一多路复用器1115-a、第二多路复用器1115-b和第三多路复用器1115-c共同地充当八至一多路复用器。例如，第三多路复用器1115-c可分别通过不同并行输入接收来自第一多路复用器1115-a的信息的一个位和来自第二多路复用器1115-b的信息的一个位，并通过单个串行输出串联输出那两个位。
在一些实例中，多路复用器1115可额外包含第四多路复用器1115-d、第五多路复用器1115-e和第六多路复用器1115-f。多路复用器1115-d可为可经配置以处理由缓冲器1110中的第二缓冲器1110-b输出的位的第一多路复用器的实例。多路复用器1115-e可为可经配置以处理由缓冲器1110中的第二缓冲器1110-b输出的位的第二多路复用器的实例。在一些实例中，第四多路复用器1115-d和第五多路复用器1115-e均可对相同数目个位进行串行化。
例如，第四多路复用器1115-d和第五多路复用器1115-e均可为四至一多路复用器(例如，均可通过四个并行输入接收四个位，并且可通过单个串行输出串联输出那四个位)，且因此共同地包括八至二多路复用器。第六多路复用器1115-f可为二至一多路复用器，以使得第四多路复用器1115-d、第五多路复用器1115-e和第六多路复用器1115-f共同地充当八至一多路复用器。例如，第六多路复用器1115-f可分别通过不同并行输入接收来自第四多路复用器1115-d的信息的一个位和来自第五多路复用器1115-e的信息的一个位，并通过单个串行输出串联输出那两个位。
因此，多路复用器1115可充当包括并联布置的两个八至一多路复用器的十六至二多路复用器，其中每一八至一多路复用器处理来自缓冲器1110的不同部分的位。所属领域的普通技术人员将了解，多路复用器1115可经配置以输出包括超过两个位的群组(例如，通过超过两个并行输出)。
在一些实例中，多路复用器1115可与驱动器1120耦合。驱动器1120还可与输出引脚1125耦合。驱动器1120可经配置以从多路复用器1115接收每一组位——例如位对、产生表示从多路复用器1115接收的每一组位的符号，并向输出引脚1125供应此类符号。例如，驱动器1120可接收来自第三多路复用器1115-c的位对中的一个位和来自第六多路复用器1115-f的位对中的另一个位、产生表示位对的符号，并向输出引脚1125供应表示位对的符号。
在一些情况下，驱动器1120可为多符号信号驱动器，且表示位对的符号可为多符号信号符号。在其它情况下，驱动器1120可从多路复用器1115接收包括超过两个位的多组位，且驱动器1120可产生各自表示超过两个位的符号。例如，驱动器1120可从多路复用器1115接收多组三个位，并产生表示每一位群组的多符号信号符号(例如，PAM8符号)。
在一些情况下，存储器阵列1105可耦合到多个电路1100。例如，存储器阵列1105可耦合到八个电路1100，并且那八个电路可共同地经配置以在时钟信号的每一上升边沿、时钟信号的每一下降边沿或时钟信号的每一上升和下降边沿处输出八个多符号信号符号(例如，共同地表示存储在存储器阵列1105内的信息的十六个位的八个PAM4符号)。这些可为x8多符号信号操作模式的额外实例。
作为另一实例，存储器阵列1105可耦合到十六个电路1100，并且那十六个电路可共同地经配置以在时钟信号的每一上升边沿、时钟信号的每一下降边沿或时钟信号的每一上升和下降边沿处输出十六个多符号信号符号(例如，共同地表示存储在存储器阵列1105内的信息的32个位的十六个PAM4符号)。这些可为x16多符号信号操作模式的额外实例。一般技术人员将了解，可在多电平信号操作模式中利用其它数目个额外电路1100。
在一些实例中，电路1100可以与电路900相同的符号速率操作，同时提供电路900的每引脚输出数据速率的双倍。因此，电路1100可有利地实现可在不需要增加符号速率(例如，不需要增加可决定符号速率的时钟速率)的情况下输出存储于存储器阵列中的数据的每引脚数据速率的增加。
在一些实例中，电路900可通过停用或绕过多路复用器1115内的任一八至一多路复用器(例如，停用或绕过第一多路复用器1115-a、第二多路复用器1115-b和第三多路复用器1115-c或第四多路复用器1115-d、第五多路复用器1115-e和第六多路复用器1115-f)而从电路1100获得。驱动器1120包含多符号信号驱动器和二进制符号信号驱动器两者，并且可经配置以产生用于从多路复用器915接收的每一组位的多符号信号符号和用于从多路复用器915接收的每一个位的二进制符号信号符号。
在一些实例中，电路1000可通过停用或绕过多路复用器1115内的任一八至一多路复用器(例如，停用或绕过第一多路复用器1115-a、第二多路复用器1115-b和第三多路复用器1115-c或第四多路复用器1115-d、第五多路复用器1115-e和第六多路复用器1115-f)以及停用剩余的二至一多路复用器(例如，停用或绕过第三多路复用器1115-c或第六多路复用器1115-f)而从电路1100获得。
图12示出根据本公开的各种实例的实例电路1200。电路1200可包含存储器阵列1205、输出电路1235和输出引脚1225。输出电路1235可包含缓冲器1210、多路复用器1215、第一驱动器1220-a和第二驱动器1220-b。输出电路1235可并入参考图9、10和11描述的输出电路935、1035或1135的方面。
存储器阵列1205可存储数据，并且可包括多个存储器单元，所述多个存储器单元可为易失性存储器单元、非易失性存储器单元或其组合。在一些实例中，存储器阵列1205可与输出电路1235耦合，并且可与输出电路1235内的缓冲器1210直接或间接耦合。例如，存储器阵列1205可与数据总线耦合，缓冲器1210也与所述数据总线耦合。数据总线可为串行或并行数据总线。电路1200中未示出的其它组件也可耦合到数据总线，例如一或多个存储器控制器、存储器感测组件、行或列解码器、时钟信号或其它输出电路。
存储在存储器阵列1205中的数据可通过一或多个存储器感测组件感测或读取，且缓冲器1210可将反映存储在存储器阵列1205中的数据的位存储达某一时间长度，然后再将位供应到多路复用器1215。缓冲器1210可并入参考图9、10和11描述的缓冲器910、1010或1110的方面。
多路复用器1215可为可经配置以处理由缓冲器1210输出的位的多路复用器的实例。在一些情况下，多路复用器1215可并入参考图9、10和11描述的多路复用器915、1015或1115的方面。存储器控制器可配置多路复用器1215以输出多组位(例如，位对)或单个位。在一些情况下，位对可表示存储在存储器阵列1205内的数据。多路复用器1215可与第一驱动器1220-a和第二驱动器1220-b耦合。在一些情况下，第二驱动器1220-b可平行于第一驱动器1220-a。第一驱动器1220-a和第二驱动器1220-b还可与输出引脚1225耦合。
在一些实例中，第一驱动器1220-a可经配置以从多路复用器1215接收位对、产生表示从多路复用器1215接收的位对的符号，并向输出引脚1225供应此类符号。例如，第一驱动器1220-a可为多电平信号驱动器，并且可产生用于由多路复用器1215输出的每一位对的多电平信号符号，并向输出引脚1225供应那些多电平信号符号。
在一些情况下，第二驱动器1220-b可经配置以从多路复用器1215接收位、产生表示从多路复用器1215接收的每一个位的符号，并向输出引脚1225供应此类符号。例如，第二驱动器1220-b可为二进制符号信号驱动器，并且可产生用于由多路复用器1215输出的每一个位的二进制符号信号符号，并向输出引脚1225供应那些二进制符号信号符号。
在一些情况下，存储器阵列1205可耦合到多个电路1200，且存储器控制器可配置多个电路1200中的一或多个以实施二进制符号信号或多符号信号(例如，PAM4)操作模式。
图13示出根据本公开的各种实例的实例电路1300。电路1300可包含存储器阵列1305、存储器控制器1310、数据总线1315、输出电路1335和输出引脚1325。存储器阵列1305可为如参考图9到12所描述的存储器阵列905、1005、1105和1205的实例。输出引脚1325可为如参考图9到12所描述的输出引脚925、1025、1125和1215的实例。输出电路1335可为如参考图9到12所描述的输出电路935、1035、1135和1235的实例。电路1300可包含电路900、1000、1100和1200的一或多个方面。
存储器阵列1305可存储数据，并且可包括多个存储器单元，所述多个存储器单元可为易失性存储器单元、非易失性存储器单元或其组合。在一些实例中，存储器阵列1305可与输出电路1335耦合。例如，存储器阵列1305可与数据总线1315耦合，输出电路1335也与所述数据总线1315耦合。数据总线1315可为串行数据总线或并行数据总线。存储器控制器1310也可耦合到数据总线1315。电路1300中未示出的其它组件也可耦合到数据总线1315，例如一或多个存储器感测组件、行或列解码器、时钟信号或其它输出电路。
在一些实例中，数据总线1315可耦合到四个、八个、十六个或三十二个输出电路1335，并且那些输出电路1335可共同地由存储器控制器1310配置以各自输出二进制符号信号符号(共同地表示存储在存储器阵列1305内的信息的四个、八个、十六个或三十二个位)。这些操作模式可分别称为x4、x8(或字节模式)、x16或x32二进制符号信号操作模式。
在一些情况下，数据总线1315可耦合到四个、八个、十六个或三十二个输出电路1335，并且那些电路可共同地由存储器控制器1310配置以各自输出多符号信号符号(共同地表示存储在存储器阵列1305内的信息的八个、十六个、三十二个或六十四个位)。这些操作模式可分别称为x4、x8、x16或x32多符号信号操作模式。
在一些实例中，存储器控制器1310可在大于或等于阈值持续时间的某一持续时间内检测非作用中时段(其可被称作闲置时间)或低于阈值数据速率的输出数据速率时段，然后发射切换操作模式的信号。例如，存储器控制器1310可监测与一或多个输出引脚相关联的符号速率(其可包含识别相关联的时钟速率)、基于符号速率(例如，基于每一符号表示的位的数目，这可基于当前信令模式已由存储器控制器1310获知)而确定一或多个输出引脚的数据速率、比较数据速率与一或多个阈值数据速率、确定数据速率高于还是低于阈值数据速率的时间长度，并在二进制符号信号或多符号信号阶数之间在一或多个输出引脚处调整信令模式，或者可替代地或另外地，调整作用中输出引脚的数目，以便基于所观察到的条件优化输出数据速率、作用中输出引脚的数目或功率消耗。
例如，电路1300可从操作八个输出电路1335切换到操作十六个输出电路1335。也就是说，在某一数目个输出引脚1325上输出多电平信号符号的信令模式可被停用，且在相同、不同或额外的输出引脚1325上输出双电平信号符号的信令模式可被启动。在一些实例中，电路1300能够在同一裸片(即，同一硅件)上操作八个输出电路1335或十六个输出电路1335。在一些情况下，电路1300可充当外部主控器组件到受控器，且存储器控制器1310可响应于来自主控器组件的命令而在二进制符号信号或多符号信号的阶数之间在一或多个输出引脚处调整信令模式，或者可替代地或另外地，调整作用中输出引脚的数目。
在一些实例中，存储器控制器1310可经配置以确定电路1300的第一信令模式，且配置一或多个输出电路1335以产生各自表示由存储器阵列1305输出的两个或更多个位的非二进制符号。例如，第一信令模式可为x8多符号信号操作模式或x16多符号信号操作模式的实例。在一些情况下，存储器控制器1310可经配置以确定电路1300的第二信令模式，且配置一或多个输出电路1335以产生各自表示由存储器阵列1305输出的小于两个位的二进制符号。
例如，第二信令模式可为x8二进制符号信号操作模式或x16二进制符号信号操作模式的实例。在一些情况下，第一信令模式和第二信令模式可使用相同符号速率。在其它实例中，第一信令模式和第二信令模式可使用不同符号速率。例如，多符号信号(例如，PAM4)操作模式可利用小于用于二进制符号信号操作模式的符号速率(一半)的符号速率，但提供相同的每引脚数据速率，同时稳固性、可靠性或功率消耗特征有所改进，或者可利用相同符号速率，但提供更大(例如，双倍)的每引脚数据速率。
在一些情况下，第二信令模式可经配置以使用可用I/O引脚的二分之一支持存储器装置中的完整带宽。通过向存储器装置的I/O引脚的二分之一施加PAM4信令，可实现与使用全部I/O引脚和NRZ信令相同的带宽。此类配置可通过减少每裸片I/O引脚计数来增加可与信道连接的存储器裸片的数目。在一些实例中，八个I/O引脚可为连接的，而另外八个I/O引脚可为未连接的，因此模式切换可为不可用的。存储器装置可在PAM4或NRZ模式中操作连接的八个I/O引脚。
在一些情况下，每一输出电路1335可包含多路复用器。例如，存储器控制器1310可配置至少八个输出电路1335的多路复用器以在第一信令模式期间输出第一输出类型。例如，第一输出类型可为一组位(例如，位对)，并且可对应于多符号信号(例如，PAM4)操作模式。在其它实例中，存储器控制器1310可配置至少十六个输出电路1335的多路复用器以在第二信令模式期间输出第二输出类型。
例如，第二输出类型可为一个位，并且可对应于二进制符号信号操作模式。存储器控制器1310还可在某一持续时间内检测与存储器阵列1305相关联的数据速率，并基于所检测的数据速率确定操作模式(例如，确定是输出二进制符号信号符号、多符号信号符号还是其它类型的符号，确定通过其输出符号的输出引脚1325的数目，或确定符号速率)。
例如，如果数据速率高于阈值数据速率，那么可确定使用更高阶符号(例如，多符号信号，而不是二进制符号信号)、更多数目个输出引脚1325(例如，x16，而不是x8)、更高符号速率或其组合的第一信令模式，例如，以支持更高数据速率。作为另一实例，如果数据速率低于阈值数据速率，那么可确定使用更低阶符号(例如，二进制符号信号，而不是多符号信号)、更少数目个输出引脚1325(例如，x8，而不是x16)、更低符号速率或其组合的第二信令模式，例如，以支持更低数据速率，同时节约功率或提高输出信号的可靠性或稳固性。
图14到19示出存储器装置、波形和用于基于与存储器装置相关联的一或多个参数而动态地选择调制方案的过程。例如，存储器装置可在调制方案和在一些情况下的频率之间动态地切换，以便可以适应或满足例如带宽或功率的操作参数。因为在不同调制方案和频率下传送会使所提供的带宽和功率消耗的量变化，所以存储器装置可以选择提供足够带宽且不消耗过多功率的调制方案和频率的组合。参考图14到19描述的特征和/或功能可与如参考图1到13和图20到22所描述的存储器装置的其它方面的特征和/或功能组合。
尽管参考存储器装置加以描述，但是本文中所描述的技术可由任何类型的装置实施(例如，本文中所描述的技术可由与调制解调器或其它外围装置通信的CPU或GPU实施)。本文中所描述的技术可用于无线通信(例如，涉及通过空气发送的信号的通信)、有线通信(例如，涉及通过固体介质发送的信号的通信)或这两者。在一些情况下，本文中所描述的技术可用于衬底上的有线系统。
图14示出根据本发明的各种实例的电路1400的实例。在一些情况下，电路1400可为参考图3描述的电路300的实例。因而，电路1400的多个特征类似于电路300的特征，且某些特征的某些描述在图中不再重复。
电路1400可包含耦合至少一个存储器裸片1403与存储器控制器1401的一或多个内部信号路径1415-a至1415-N。内部信号路径1415可经配置以传送多符号信号1420或二进制符号信号1425或这两者。存储器裸片1403可为参考图1和3描述的存储器裸片105、305的实例。存储器控制器1401可为参考图1和3描述的存储器控制器110、310的实例。信号路径1415可为参考图1和3描述的信号路径115、315的实例。在一些情况下，内部信号路径1415可为数据总线的实例。
存储器控制器1401可耦合到主机1430(例如，与主机1430成电子连通)，主机1430可以是也可以不是电路1400的一部分。主机1430可为系统芯片(SoC)或处理器(例如，中央处理单元(CPU)、图形处理单元(GPU)。尽管示出为单独的组件，但是在一些情况下，主机1430和存储器控制器1401可为相同组件或可为共同SoC的一部分。尽管参考存储器接口加以描述，但是本文中所描述的技术可实施用于非存储器接口(例如，在装置内的非存储器组件之间，或在两个装置之间)。
存储器控制器1401可包含一或多个驱动器电路(“驱动器”)1405。驱动器1405可与信号路径1415(例如，数据总线)成电子连通，并且可经配置以通过一或多个信号路径1415(例如，数据总线)传送(例如，发送或发射)多电平信号和/或二进制电平信号。例如，驱动器1405可包含将一或多个位流转换成多电平和/或二进制电平信号的电路。位流可为表示数据集的数个连续(例如，串行化)位。在一些情况下，驱动器1405可包含已进行分段(例如，向待驱动的每一个信号指派驱动器1405的相应的不同数目个支腿)以驱动内部信号路径1415上的多个(例如，超过一个)电压电平的一或多个驱动器1405。
驱动器1405可包含耦合到驱动电路1435(例如，与驱动电路1435成电子连通)的编码器1440。编码器1440可经配置以接收一或多个位流1445，并将位流1445转换(例如，编码)成一或多个控制信号1450。驱动电路1435可经配置以接收控制信号1425，并基于控制信号1425在内部信号路径1415上驱动电压。电压振幅可表示一或多个位。因此，二进制电平信号或多电平信号可由驱动电路1435通过改变在内部信号路径1415上驱动的电压振幅来输出。可通过用于调制信号的调制方案的类型来确定信号是作为二进制电平信号还是作为多电平信号传送。
用于传送的调制方案的类型(例如，由驱动器1405输出的信号的类型)可受存储器控制器1401控制，并且可基于与存储器控制器1401、主机1430、电路1400是其一部分的装置或装置上的应用程序相关联的操作参数。因为不同调制方案消耗的功率量不同且提供不同带宽，所以存储器控制器1401可动态地在调制方案之间切换，以针对变化的功率约束条件和带宽要求(例如，需求)来调整所消耗的功率和所提供的带宽。
除了驱动器1405之外，存储器控制器1401还可与一或多个时钟电路1410成电子连通。时钟电路1410可经配置以产生时钟脉冲，所述时钟脉冲可用作其它组件的定时的参考。例如，时钟电路1410可经配置以在第一频率下产生第一时钟信号并在第二频率下产生第二时钟信号。术语频率可指代用于表示二进制电平信令或多电平信令中的符号的脉冲持续时间的倒数。第一时钟信号可表示第一时钟速率，且第二时钟信号可表示第二时钟速率。在一些情况下，存储器控制器1401可控制时钟电路1410的输出(例如，存储器控制器1401可控制时钟信号的频率或由时钟电路产生的时钟速率。
时钟电路1410可与驱动器1405成电子连通。例如，驱动器1405或与驱动器1405成电子连通的某一采样组件可对由时钟电路1410产生的时钟脉冲进行采样。经采样时钟脉冲可用作用于在由存储器控制器1401确定的频率下发送多电平和二进制电平信号的参考。例如，驱动器1405或相关联的组件可参考由时钟电路1410输出的时钟脉冲，以确定发送二进制电平或多电平信号的频率。因为在不同频率下传送可消耗的功率量不同且提供不同带宽，所以存储器控制器1401可动态地选择用于传送以适应变化的功率约束条件和带宽要求的频率。在一些情况下，存储器控制器1401可动态地选择调制方案和频率的组合，以适应变化的功率约束条件和带宽要求，或适应某一其它操作参数。
在一个实例中，存储器控制器1401可在第一数目个位流中接收第一数据集合。举例来说，存储器控制器1401可从与存储器控制器1401成电子连通的数据阵列或用户输入接口接收第一数目个位流(例如，在编码器1440处)。根据本文中所描述的技术，存储器控制器1401可产生具有第一数目个电平的第一信号。第一信号可为二进制电平信号(例如，NRZ信号，例如信号1425)或多电平信号(例如，PAM4信号，例如信号1420)。在一些情况下，第一信号可基于第一数目个位流。例如，第一信号可表示通过第一数目个位流递送的第一数据集合。在一些情况下，电平数目可基于位流的第一数目。例如，电平的第一数目可为位流数目的两倍。在一些情况下，位流的第一数目可不同于电平的第一数目。
在接收到第一数据集合之后，存储器控制器1401可在不同于第一数目个位流的第二数目个位流中接收第二数据集合。举例来说，存储器控制器1401可从与存储器控制器1401成电子连通的数据阵列或用户输入接口接收第一数目个位流。第一数目个位流可与第二数目个位流相同或不同。在一些情况下，第一数据集合与第一应用程序相关联，且第二数据集合可与第二应用程序相关联。
根据本文中所描述的技术，存储器控制器1401可确定与存储器控制器1401作为其一部分的装置相关联的操作参数。举例来说，存储器控制器1401可确定与主机1430相关联的操作参数。操作参数可为要求、请求、条件、度量、需求或值。操作参数的确定可基于接收第二数据集合，或其可独立于接收第二数据集合(例如，操作参数的确定可在接收第二数据集合之前发生)。操作参数可为温度参数、带宽参数、功率参数、数据速率参数或类似参数，或其组合。
在确定操作参数之后，存储器控制器可产生具有与第一数目个电平不同的第二数目个电平的第二信号。产生第二信号可基于所确定的操作参数和第二数目个位流。举例来说，第二信号可表示在第二位流中递送的第二数据集合，和/或第二数目个电平可随着第二数目个位流而变(例如，可为位流数目的两倍)。在一些情况下，位流的第二数目不同于电平的第二数目。
在一些情况下，第一信号在信道上(例如，在内部信号路径1415上)以第一频率(例如，第一时钟频率、第一脉冲频率或第一数据速率频率)传送，且第二信号在所述信道(或不同信道)上以第二频率(例如，第二时钟频率、第二脉冲频率或第二数据速率频率)传送。因此调制方案和频率对于两个单独信号可为不同的。频率可基于由时钟电路1410输出的时钟脉冲。在其它情况下，第一信号在信道上(例如，在内部信号路径1415上)以第一频率传送，且第二信号在所述信道(或不同信道)上以第一频率(例如，以相同频率)传送。因此调制方案对于两个单独信号可为不同的，但频率可相同。
根据本文中所描述的技术，存储器控制器1401可经配置以将第一信号传送到存储器裸片1403。可使用具有第一数目个电平的第一调制方案来调制所述第一信号。存储器控制器1401还可经配置以确定与存储器控制器1401和存储器裸片1403作为其一部分的设备相关联的操作参数。基于所确定的操作参数，存储器控制器1401可选择不同于第一调制方案的第二调制方案。在选择第二调制方案之后，存储器控制器1401可将第二信号传送到存储器裸片1403。可使用第二调制方案调制所述第二信号，所述第二调制方案可具有不同于第一数目个电平的第二数目个电平。
在一些情况下，存储器控制器1401可经配置以基于由时钟电路1410产生的第一时钟信号的第一频率传送所述第一信号。在这些情况下，存储器控制器1401还可经配置以基于第二时钟信号的第二频率且基于所确定的操作参数传送所述第二信号。第二频率高于或低于第一频率。
在一些情况下，操作参数是带宽参数(例如，当前带宽要求)或功率参数(例如，指示当前功率消耗或节省要求的参数)。当操作参数是功率参数时，存储器控制器1401可通过检测外部电源是否连接到存储器控制器1401作为其一部分的装置来确定功率参数。如果第一调制方案是NRZ且第二调制方案是PAM4，那么当检测到外部电源连接时可选择第二调制方案。使用PAM4而不是NRZ可提供更多带宽用于通信。如果第一调制方案是PAM4且第二调制方案是NRZ，那么当未检测到外部电源连接时可选择第二调制方案。使用NRZ而不是PAM4可减小功率消耗(例如，增加功率节省)。
在一些情况下，确定功率参数包含估计直到内部电力源到达阈值的持续时间。第二调制方案的选择可基于所述估计。举例来说，如果所述估计指示内部电力供应将在阈值(例如，短)时间周期内耗尽，那么存储器控制器1401可从PAM4切换到NRZ以节省电力。如果所述估计指示内部电力供应在阈值时间周期内将不耗尽，那么存储器控制器1401可从NRZ切换到PAM4以提供更多带宽用于数据通信。
在一些实例中，操作参数是在包含存储器控制器1401的装置上的应用程序的启动。一些应用程序可界定其应用程序数据向存储器阵列的传送的相对低数据速率，而其它应用程序可界定相对高数据速率。举例来说，相机应用程序可需要高数据速率，尤其当其在突发模式(例如，在短时间周期内捕获多个照片的模式)中时。相机应用程序还可能当例如其在视频模式、重放模式、4k连拍模式等中时需要相对高数据速率。具有高数据速率的其它应用程序可包含媒体消耗应用程序、虚拟现实应用程序、增强现实应用程序、人工智能应用程序、机器学习应用程序及类似物。
操作参数可与应用程序的启动相关联。举例来说，新启动的应用程序可需要大于阈值数据速率的数据速率。在此实例中，操作参数可指示应用程序进入需要高于阈值数据速率的数据速率的某一模式。当由应用程序请求或需要的数据速率大于阈值速率时，存储器控制器1401可选择多符号调制方案(例如，PAM4、PAM8、PAM16等)作为第二调制方案。当由应用程序请求或需要的数据速率小于阈值速率时，存储器控制器1401可选择双电平调制方案(例如，NRZ)作为第二调制方案。
在一些情况下，存储器控制器1401可经配置以选择存储器裸片1403中的第一数目个存储器单元以接收使用第一调制方案调制的第一信号来表示第一数据集合。换句话说，存储器控制器可经配置以基于正用以对数据进行编码的调制方案而修改存储器裸片1403中的页的大小。
在这些情况下，存储器控制器1401还可经配置以选择存储器裸片1403中的第二数目个存储器单元用于接收使用第二调制方案调制的第二信号以表示第二数据集合。使用第二信号存取的第二数目个存储器单元可不同于使用第一信号存取的第一数目个存储器单元。举例来说，如果第一信号是使用NRZ调制(例如，第一信号是二进制电平信号)且第二信号是使用PAM4调制(例如，第二信号是多电平信号)，那么存储器控制器1401可选择小数目个单元(例如，小的页大小)用于接收第一信号且可选择大数目个单元(例如，较大的页大小)用于接收第二信号。在一些情况下，第一存储器单元集合可经选择为以使用第二调制方案调制的新数据(例如，第三数据集合)覆写。在这些情况下，新数据可以与第一数据速率不同的数据速率调制(例如，第二数据速率和/或第三数据速率可不同于第一数据速率和/或第二数据速率)。
在一些实例中，操作参数是温度参数(例如，与存储器控制器1401相同的装置的构成部件的温度值)。因为高温可损坏组件或造成减损性能，所以存储器控制器1401可选择防止或减轻这些温度的用于通信的调制方案。
举例来说，存储器控制器1401可通过检测与存储器控制器1401或包含存储器控制器1401的同一装置的组件相关联的温度来确定温度参数)。如果存储器控制器1401检测到与所述组件(例如，存储器控制器1401)相关联的温度满足温度阈值(例如，高温阈值)，那么存储器控制器1401可选择NRZ作为第二调制方案以降低温度。如果存储器控制器1401检测到与所述组件(例如，存储器控制器1401)相关联的温度不满足温度阈值(例如，温度低于高温阈值)，那么存储器控制器1401可选择PAM4作为第二调制方案以提供更多带宽而没有由高热造成的负面影响的风险。
在一些情况下，操作参数是表示外部装置接收数据的能力的指标或值。举例来说，操作参数可指示外围装置限于某种带宽、数据速率、调制方案或频率。在这些情况下，存储器控制器1401可基于外围装置的限制而选择第二调制方案。在一些实例中，操作参数是由外部装置请求的通信度量或要求。举例来说，操作参数可为所请求的数据速率、带宽、频率、调制方案、电压电平等。
因此，装置(例如，与存储器装置相关联的存储器控制器)可基于外部装置对一或多个通信度量或要求的请求而选择第二调制方案和/或频率(例如，可选择第二调制方案和/或频率以遵守或满足所请求的通信度量或要求)。另外或替代地，操作参数可基于由第二信号表示的数据的特性。虽然参考单个操作参数描述，但存储器控制器1401可基于多个操作因数选择调制方案和频率的组合。用作选择的基础的操作参数可基于装置的操作或条件的变化的检测或者基于来自另一装置的请求而选择。
根据本文中所描述的技术，存储器控制器1401可经配置以使用第一驱动器1405在信号路径1415(例如，数据总线)上传送第一信号。所述第一信号可具有对应于表示第一数据集合的第一数目个电平中的一个电平的信号强度。在如本文所描述确定操作参数之后，存储器控制器1401可基于所确定的操作参数在信号路径1415-a上传送第二信号。第二信号可为对应于表示第二数据集合的第二数目个电平中的一个电平的信号强度，且电平的所述第二数目可不同于电平的所述第一数目。在一些情况下，第二信号是使用与存储器控制器1401成电子连通的第二驱动器1405在信号路径1415-a上传送。
在一些情况下，第一信号在第一数据总线上发送且第二信号在第二数据总线上发送。第一信号可以由时钟电路1410产生的第一时钟速率传送且第二信号可以由时钟电路1410产生的第二时钟速率传送。或者信号可以从由时钟电路1410产生的时钟速率导出的不同时钟速率发送。
图15说明根据本发明的各种实例采用的波形1500的示范性图。描绘为电压的波形1500的振幅示出为在时间上变化。波形1500可在两个不同的装置之间或装置内部的两个组件之间传送。在装置内通信(例如，在单个装置内的通信)的实例中，波形1500可由如参看图14所描述的存储器控制器1401产生且传送(例如，发射或发送)。举例来说，波形1500可从存储器控制器1401发送到装置内的存储器裸片1403。
根据本文中所描述的技术，波形1500可包含第一信号1505和第二信号1510。虽然展示为连续波形，但波形1500可为不连续波形(例如，第一信号1505与第二信号1510之间可存在中断，在此期间不传送数据)。第一信号1505可使用具有第一数目个电平的第一调制方案来调制，且第二信号1510可使用具有第二数目个信号的第一调制方案来调制。举例来说，第一信号1505可使用NRZ来调制且第二信号可使用PAM4来调制。因此，装置可从使用NRZ调制方案的传送切换到使用PAM4调制方案的传送(例如，装置可切换调制方案)。所述切换可基于针对装置或针对装置的组件(例如，主机、存储器控制器、SoC、处理器等)所确定的操作参数。
第一信号1505可以第一频率传送，所述第一频率可基于由装置产生且取样的时钟频率。第一频率可与第一信号1505的脉冲的脉冲持续时间1515(有时称为符号持续时间)相关。单个符号可在单个脉冲持续时间1515期间传送。每一脉冲持续时间1515中可表示一或多个数据位。举例来说，当使用NRZ来调制第一信号1505时，在脉冲持续时间1515期间信号1505的振幅可表示少于两个数据位(例如，逻辑‘0’或逻辑‘1’)。因此，从拖尾脉冲开始(即，从左到右读取)，第一信号1505可表示数据序列：1010010。
第二信号1510也可以第一频率传送。因此，可切换调制方案而无需切换频率。然而，第二信号1510可表示每脉冲持续时间1515与第一信号1505不同数目个位。举例来说，当使用PAM4来调制第二信号1510时，在脉冲持续时间1515期间信号1510的振幅可表示两个数据位。因此，从拖尾脉冲开始(即，从左到右读取)，第二信号1510可表示数据序列：00101101000110110101。
在一些情况下，可检测操作参数的改变。基于所述改变，装置可选择第一调制方案用于传送第三信号(例如，跟随第二信号1510的信号)。因此装置可基于选择第一调制方案而传送使用第一调制方案(例如，NRZ)调制的第三信号。在一些情况下，在发送第二信号1510之前，可以与第一频率不同的频率发送第一信号1505(例如，第一信号1505可在一时间周期以第一频率发送，随后在后续时间周期以另一频率发送)。
因为不同调制方案提供变化的带宽且消耗不同量的功率，所以装置可切换调制方案以优化性能、效率和功率节省。举例来说，如果以第一频率使用NRZ比以相同频率使用PAM4消耗更少功率，那么装置可大体上使用NRZ以节省功率，且可切换到PAM4以适应高于某一阈值的带宽需求。一旦带宽需求降至低于阈值水平，装置就可切换回到NRZ。虽然参考NRZ和PAM4描述，但本文中所描述的技术适用于脉冲振幅调制的任何组合，包含PAM2(例如，NRZ)、PAM4、PAM8、PAM16等。本文中所描述的技术也适用于从PAM4切换到NRZ。另外，虽然参考两个调制方案描述，但可在任何数目的调制方案之间切换。
在一些情况下，装置可基于操作参数切换频率。在其它情况下，装置可基于操作参数选择调制和频率。在这些情况下，可基于操作参数改变关于经编码信号的两个变量(调制方案和时钟频率)。举例来说，装置可确定从NRZ切换到PAM4但使用相同频率提供了过量带宽和/或消耗比装置可提供的功率更多的功率。在这些情况下，装置可切换经编码信号的时钟频率。
在一些情况下，装置可切换经编码信号的调制和方案以及时钟频率两者。举例来说，装置可从以第一频率使用NRZ切换到以低于第一频率的第二频率使用PAM4。在另一实例中，装置可确定从NRZ切换到PAM4但使用相同频率不提供足够带宽来支持带宽要求。在此情形中，装置可从以第一频率使用NRZ切换到以高于第一频率的第二频率使用PAM4。因此，装置可通过定制由装置用于传送的调制方案和频率而适应变化的操作约束。
图16说明根据本发明的各种实例采用的波形1600的示范性图。波形1600可在两个不同的装置之间或装置的内部组件之间传送。在装置内通信(例如，在单个装置内的通信)的实例中，波形1600可由如参看图14所描述的存储器控制器1401产生且传送(例如，发射或发送)。举例来说，波形1600可从存储器控制器1401发送到装置内的存储器裸片1403。
波形1600可包含第一信号1605和第二信号1610。第一信号1605可使用PAM4(例如，使用具有第一数目个电平的第一调制方案)来调制，且第二信号1610可使用NRZ(例如，具有第二数目个电平的第二调制方案)来调制。因此，由第一信号1605表示的数据可使用第一数目个信号电平(例如，四个)传送，且由第二信号1610表示的数据可使用第二数目个信号电平(例如，两个)传送。装置可基于确定、检测或识别与装置相关联的操作参数在两个调制方案之间切换(例如，需要或需求大于阈值数据速率的数据速率的应用程序的启动，或以大于阈值速率的速率消耗数据或提供数据的应用程序的启动)。第一信号1605可跟随使用与第一信号1605不同的调制方案(例如，NRZ)调制的先前信号。
第一信号1605可以充当脉冲持续时间1615的基础的第一频率(例如，脉冲持续时间1615可与第一频率成反比)传送，且第二信号1610可以充当脉冲持续时间1620的基础的第二频率(例如，脉冲持续时间1620可与第二频率成反比)传送。因此，装置可同时在调制方案和频率之间切换。虽然第一频率展示为大于第二频率，但反过来也是准许的(例如，第二频率可大于第一频率)。装置可基于与装置(例如，基于装置的电池电力或电量低于或高于预定阈值的检测)、或装置的组件(例如，基于组件的温度)、或装置的应用程序(例如，基于应用程序的数据速率要求)相关联的操作参数而确定或选择第二频率。
图17说明根据本发明的各种实例采用的波形1700的示范性图。波形1700可在两个不同的装置之间或装置的内部组件之间传送。在装置内通信(例如，在单个装置内的通信)的实例中，波形1700可由如参看图14所描述的存储器控制器1401产生且传送(例如，发射或发送)。举例来说，波形1700可从存储器控制器1401发送到装置内的存储器裸片1403。波形1700可为当装置在多个(例如，不同)调制方案和多个频率(例如，响应于一或多个操作参数的改变)之间切换时传送的波形的实例。
波形1700可包含根据不同调制方案以不同频率调制的若干信号。举例来说，波形1700可包含根据双电平调制方案(例如，NRZ)调制的信号1710，以及根据多电平调制方案(例如，PAM4)调制的信号1705、1715和1720。信号1705可以基于脉冲持续时间1720的第一频率f1发射。在时间t1，可修改波形1700的调制方案和频率。举例来说，调制方案可从PAM4改变为NRZ且频率可从f1改变为f2。所述修改可基于与装置或装置的组件相关联的一或多个操作参数。因此，在t1之后，可使用NRZ调制方案以频率f2传送信号1710。频率f2可基于脉冲持续时间1725(例如，频率f2可与脉冲持续时间1725成反比)。虽然展示为f2>f1，但第二频率f2可小于f1。
在时间t2，可再次修改波形1700的调制方案和频率。举例来说，调制方案可从NRZ切换到PAM4，且频率可从f2切换到f3。所述修改可基于与装置或装置的组件相关联的一或多个操作参数。因此信号1715可使用PAM4调制方案以频率f3传送。频率f3可基于可长于脉冲持续时间1725的脉冲持续时间1730。
在时间t3，可在维持调制方案的同时修改传送波形1700的频率。举例来说，调制方案可保持PAM4，且频率可从f3改变到f4。在时间t3之前，装置可确定已存在操作参数的改变。装置可基于操作参数的改变而选择频率f4。因此，信号1740可使用PAM4以频率f4传送。频率f4可基于脉冲持续时间1735。在时间t4，频率可再次从f4改变到fn。在一些情况下，调制方案也改变。频率fn可相同于或不同于频率f1、f2、f3、f4。
因此，不同调制方案和频率可用以产生且传送不同信号。可供使用或已使用的频率的数目可为离散数目的频率(例如，n个频率)且可为预定的或动态确定的。频率可基于由例如相对于图14描述的时钟电路1410产生的时钟速率或时钟频率。举例来说，可通过对由时钟电路1410产生的时钟脉冲进行取样来确定脉冲持续时间。
选择调制方案和频率的特定组合可允许装置实现所需带宽(例如，数据速率)和/或功率消耗水平。举例来说，装置可确定通过调制方案和频率的特定组合提供的带宽和消耗的功率，且将那些值与所需带宽和功率消耗值(例如，带宽阈值和功率消耗阈值)进行比较。所需带宽可基于具有数据要传送的应用程序，且功率消耗可基于装置的功率状态(例如，装置的剩余电池电量或装置是否连接到外部电力源)。如果所述比较得到在阈值内的差，那么装置可选择所述调制方案和频率用于通信。如果所述比较得到在阈值之外的差，那么装置可选择调制方案和频率的不同组合用于比较。
在一些情况下，装置选择用于通信的调制方案和频率的过程可涉及查找结构的使用。举例来说，所述查找结构可包含指示与调制方案和频率的不同组合相关联的所提供带宽和所消耗功率的若干条目(例如，预配置的调制数据)。因此，装置可比较所需带宽和/或功率与预配置调制数据以确定使用调制方案和频率的哪一种组合用于通信。虽然参考带宽和功率描述，但本文中所描述的用于选择调制方案和频率的技术可基于带宽或功率或者基于一或多个其它参数。
图18说明支持根据本发明的各种实例的可变调制方案的过程流程1800的示范性图。过程流程1800的特征可由装置(例如，与存储器装置相关联的存储器控制器)或装置的例如存储器控制器110、SoC、处理器、GPU等组件实施或执行。虽然参考NRZ和PAM4描述，但过程流程1800的方面和特征可使用调制方案的其它组合来实施，包含二进制电平调制方案和多电平调制方案(例如，QAM、PSK等)。
在1805，装置可以第一频率传送使用第一调制方案(例如，NRZ)调制的第一信号。第一信号可表示第一数据集合，且第一调制方案可具有第一数目个电平(例如，当第一调制方案是NRZ时第一调制方案可由两个电平组成)。第一信号可在装置的组件之间(例如，存储器控制器与存储器阵列之间)或装置与另一装置之间传送。在一些实例中，第一和第二信号可在同一信道上在不同时间(例如，经由时间多路复用)、或在同一信道上在重叠的时间、或在不同通道上在同时(例如，同时期、同时)、或在不同信道上在不同时间(例如，非同时)或在重叠的时间传送。在1810，装置可确定与装置或装置的组件(例如，主机、SoC、处理器、存储器裸片、存储器控制器等)相关联的操作参数。
举例来说，装置可确定与装置相关联的功率参数。装置可通过确定装置是否连接到外部电力供应器(例如，通过确定装置是否能够从例如插座、电池、电池充电器及类似物等外部电力源汲取电力)而确定功率参数。如果装置经检测为连接到外部电力源，那么装置可在1815至少部分地基于所述检测而选择不同于第一调制方案的第二调制方案(例如，PAM4)。第二调制方案可用以调制第二信号(其表示第二数据集合)且可具有不同于第一数目个电平的第二数目个电平(例如，四个电平)。
如果装置未连接到外部电源，那么装置可在1820确定装置的电池寿命(例如，电池的电量)是否大于阈值电池寿命(例如，阈值电量)。举例来说，装置可估计直到内部电力源(例如，电池)到达阈值的持续时间。如果装置确定估计的持续时间小于阈值持续时间，那么装置可在1825维持使用NRZ以第一频率进行传送。如果装置确定持续时间大于阈值持续时间(例如，装置直到内部电力源具有y％剩余电池时具有多于x个小时)，那么装置可在1815选择PAM4用于第二信号的通信。因此，装置可基于直到内部电力源到达阈值的持续时间的估计而选择第二调制方案。
在一些情况下，装置可在1830选择第二频率用于传送使用PAM4调制的第二信号。第二频率可基于在1810和/或1815处做出的确定。在1835，装置可以选定的第二频率传送使用PAM4调制的第二信号。替代地，装置可以第一频率传送使用PAM4调制的第二信号。第二信号可在装置的组件之间或装置与另一装置之间传送。在一些情况下，第一信号和第二信号由存储器控制器传送。在其它情况下，第一信号和第二信号可向存储器控制器进行传送(例如，从另一组件发送或传递到存储器控制器)。
图19说明支持根据本发明的各种实例的可变调制方案的过程流程1900的示范性图。过程流程1900的特征可由装置(例如，与存储器装置相关联的存储器控制器)或装置的例如存储器控制器110、SoC、处理器、GPU等组件实施或执行。过程流程1900中的通信可在装置的组件之间或两个不同的装置之间发生。虽然参考NRZ和PAM4描述，但过程流程1900的方面和特征可使用调制方案的任何组合(例如，QAM、PSK等)来实施。
在1905，装置可以第一频率传送根据第一调制方案(例如，NRZ)调制的第一信号。在1910，装置可确定与装置或装置的组件相关联的操作参数。举例来说，装置可确定带宽参数。带宽参数可与特定应用程序(例如，与第二信号相关联的应用程序，例如发送或接收第二信号的应用程序)相关联，且可指示由所述应用程序需求、请求或要求的带宽。因此在1910，装置可确定应用程序的带宽是否大于阈值带宽。
在一些情况下，装置可另外或替代地确定与第一应用程序相关联的带宽参数是否大于与第二应用程序(例如，不同应用程序)相关联的带宽参数。第一应用程序可为已启动或准备好发送数据的应用程序，且第二应用程序可为已关闭或未准备好发送数据的应用程序。在一些情况下，第二应用程序与由第一信号表示的第一数据集合相关联，且第一应用程序与由第二信号表示的第二数据集合相关联。
如果与应用程序相关联的带宽参数大于阈值带宽，或大于与第二应用程序相关联的带宽参数，那么装置可在1915选择不同于第一调制方案的第二调制方案(例如，PAM4)。因此，所述选择至少部分地基于所确定的带宽参数。第二调制方案可具有不同于所述第一数目个电平的第二数目个电平(例如，四个)。如果与第一应用程序相关联的带宽参数小于与第二应用程序相关联的带宽参数，或小于与第二应用程序相关联的带宽参数，那么装置可在1920确定启动的应用程序是否具有大于阈值数据速率的数据速率(例如，目标数据速率或所需的数据速率)。术语带宽可指代装置或组件可传送的总数据量，而术语数据速率可指代在两个装置或组件之间传送数据的速度。
如果数据速率不大于阈值速率，那么装置可在1925确定继续以第一频率使用第一调制方案(例如，NRZ)。如果数据速率大于阈值速率，那么装置可在1915选择PAM4用于调制第二信号。任选地，装置可在1930选择第二频率用于传送第二信号。第二频率可不同于第一频率且可基于所确定的操作参数(例如，带宽参数或数据速率参数)而选择。在1935，装置可以第二频率传送使用第二调制方案(例如，PAM4)调制的第二信号。在一些情况下，可以第一频率传送第二信号(例如，如果不执行1930)。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实例。
图20到22说明经配置以多路复用数据的存储器装置。在一些多电平调制方案中，符号可表示来自不同源的数据或不同类型的数据。举例来说，控制数据、存储数据、元数据或其组合可在含有多个符号的单个符号中发射。为了多路复用信号，可将第一数据和第二数据一起多路复用到数据结构中。多符号信号可基于多路复用数据结构以特定符号编码，调制方案具有至少三个电平。在一些情况下，多个存储器裸片可接收所述多符号信号且可使用所述符号中的一或多个的仅一部分。举例来说，第一存储器裸片可使用多符号信号的符号的最高有效位，且第二存储器裸片可使用多符号信号的同一符号的最低有效位。参考图20到22描述的特征和/或功能可与如参考图1到19所描述的存储器装置的其它方面的特征和/或功能组合。
图20说明根据本发明的各种实例的实例存储器装置2000。存储器装置2000可为如参考图1所描述的系统100的实例。存储器装置2000可包含存储器控制器2005、存储器裸片2010、存储器裸片2015、多路复用器2020、总线2025和主机2030。在一些实例中，存储器裸片2010可称为第一存储器裸片2010且存储器裸片2015可称为第二存储器裸片2015。在一些实例中，第一存储器裸片2010和第二存储器裸片2015可与总线2025耦合。
在一些实例中，多路复用器2020可与总线2025耦合且可经配置以多路复用第一数据和第二数据。多路复用器2020可经配置以将第一数据和第二数据多路复用到使用二进制符号调制方案或多符号调制方案调制的信号中。在一些实例中，存储器控制器2005可多路复用第一数据和第二数据。在其它实例中，信号的调制方案可包含三个电平中的至少一个。第一存储器裸片2010和第二存储器裸片2015中的每一个可经配置以使用所述信号的至少一部分。
举例来说，第一存储器裸片2010可经配置以使用所述信号的至少第一数据，且第二存储器裸片2015可经配置以使用所述信号的至少第二数据。第一或第二数据中的每一个可包含(例如)元数据、控制数据或存储数据。在一些实例中，元数据可包含关于存储器装置2000的各种方面的信息——举例来说，关于存储器装置2000的电力使用的信息。另外或替代地，举例来说，元数据可包含关于存储数据、控制数据或这两者的信息。在其它实例中，控制数据可包含关于存储器装置2000的一或多个操作的信息-举例来说，关于对第一存储器裸片2010或第二存储器裸片2015中的一个的读取操作或写入操作的信息。在其它实例中，存储数据可包含关于第一存储器裸片2010或第二存储器裸片2015的一或多个存储器单元的逻辑状态的信息-举例来说，逻辑“0”或逻辑“1”。
在一些实例中，存储器控制器2005可接收与第一存储器裸片2010和第二存储器裸片2015中的每一个相关联的信号。在一些实例中，信号可从主机2030接收。主机2030可通过通信信道2035与存储器控制器2005通信。响应于接收到信号，举例来说，存储器控制器2005可确定所述信号是否与第一存储器裸片2010或第二存储器裸片2015相关联。
在一些实例中，此确定可至少部分地基于所接收信号的相应信号电平。在一些情况下，此确定可基于用以对信号中的数据进行编码的调制方案的类型(例如，二进制电平或多电平)。在其它实例中，存储器控制器2005可操作以接收与将在第一存储器裸片2010上执行的操作相关联的第一请求。此请求可以是例如对第一存储器裸片2010读取数据或写入数据的请求。在任一情况下，存储器控制器2005可经配置以至少部分地基于第一请求将信号发射到第一存储器裸片2010和第二存储器裸片2015。
在其它实例中，存储器控制器2005可基于相应数据请求将例如第一数据和第二数据发射到第一存储器裸片2010和第二存储器裸片2015。举例来说，第一存储器裸片2010和第二存储器裸片2015可将第一数据请求和第二数据请求分别发射到存储器控制器2005。在一些实例中，第一数据请求和第二数据请求可由主机2030发射。第一数据请求可向存储器控制器2005指示将数据发射到第一存储器裸片2010——举例来说，发射信号的第一数据。
另外或替代地，第二数据请求可向存储器控制器2005指示将数据发射到第二存储器裸片2015——举例来说，发射信号的第二数据。在一些实例中，第一数据请求和第二数据请求可与读取操作或写入操作相关联。举例来说，第一数据请求可与用于第一存储器裸片2010的读取命令相关联。因此，第一存储器裸片2010中的一或多个存储器单元的读取操作可响应于第一数据请求而发生。在其它实例中，第二数据请求可与用于第二存储器裸片2015的写入命令相关联。举例来说，对第二存储器裸片2015中的一或多个存储器单元的写入操作可响应于第二数据请求而发生。在任一实例中，存储器控制器2005可响应于第一和第二数据请求而发射信号的第一数据、信号的第二数据或这两者中的每一个。
在一些实例中，多路复用器2020可经配置以将第一数据和第二数据多路复用到多电平信号的符号中。换句话说，多路复用器2020可经配置以产生包含来自两个不同源的数据的单个调制符号。举例来说，PAM4调制符号可表示两个数据位。调制符号的最高有效位可基于第一数据，且调制符号的最低有效位可基于第二数据。
另外或替代地，举例来说，调制符号的最高有效位可基于第二数据，且调制符号的最低有效位可基于第一数据。可多路复用到单个符号中的数据源的数目可基于由符号表示的位的数目。举例来说，包含八个电平的多电平调制方案可经配置以多路复用来自三个源的数据，因为所述符号可表示三个数据位。
另外或替代地，举例来说，第一存储器裸片2010和第二存储器裸片2015中的每一个可包含多种封装和/或单元配置。举例来说，第一存储器裸片2010和第二存储器裸片2015中的每一个可为单个封装中的不同存储器裸片(例如，不同堆叠存储器裸片、叠层封装堆叠)。在一些实例中，第二存储器裸片2015可包括与第一存储器裸片2010不同类型的存储器或存储装置。在其它实例中，第一存储器裸片2010可包含FeRAM、DRAM、NAND装置、NOR装置或相变存储器装置中的至少一个。在其它实例中，第二存储器裸片2015可包含FeRAM、DRAM、NAND装置、NOR装置或相变存储器装置中的至少一个。因此，在一些实例中，第一存储器裸片2010和第二存储器裸片2015中的每一个可含有相同单元或装置类型，且在其它实例中，第一存储器裸片2010和第二存储器裸片2015中的每一个可含有不同单元或装置类型。换句话说，虽然描绘为堆叠裸片，但存储器裸片2010和存储器裸片2015可为物理上相异的存储器装置。举例来说，存储器裸片2010可为用于装置的内部存储器阵列(或存储装置)，且存储器裸片2015可为可装卸式存储卡。在这些情况下，存储器裸片2010和2015中的任一者或这两者可为快闪存储装置。
在其它实例中，存储器装置2000可包含第三存储器裸片(未说明)。第三存储器裸片可与总线2025耦合且可经配置以接收多路复用数据。在一些实例中，第三存储器裸片可经配置以解码信号且丢弃第一数据或第二数据。在其它实例中，第三存储器裸片可为与第一存储器裸片2010和第二存储器裸片2015不同的存储器裸片。另外或替代地，举例来说，第三存储器裸片可经配置以使用信号的第一数据和/或第二数据的信号的至少一部分。
在一些实例中，存储器控制器2005可基于相应数据请求将第一数据和第二数据例如发射到第一存储器裸片2010和第三存储器裸片。举例来说，第一存储器裸片2010和第三存储器裸片可将第一数据请求和第二数据请求分别发射到存储器控制器2005。在一些实例中，第一数据请求和第二数据请求可如上文所描述由主机2030发射。第一数据请求可向存储器控制器2005指示将数据发射到第一存储器裸片2010——举例来说，发射信号的第一数据。
另外或替代地，举例来说，第二数据请求可向存储器控制器2005指示将数据发射到第三存储器裸片——举例来说，发射信号的第二数据。因此存储器控制器2005可响应于第一和第二数据请求而发射信号的第一数据、信号的第二数据或这两者中的每一个。
另外或替代地，举例来说，第三存储器裸片可包含多种封装和/或单元配置。举例来说，第一存储器裸片2010、第二存储器裸片2015和第三存储器裸片中的每一个可为单个封装中的不同存储器裸片(例如，不同的堆叠存储器裸片、叠层封装堆叠)。在其它实例中，第三存储器裸片可包含FeRAM、DRAM、NAND装置、NOR装置或相变存储器装置中的至少一个。第三存储器裸片可包含与第一存储器裸片2010和第二存储器裸片2015相同的单元或装置类型或者不同的单元或装置类型。因此，第一存储器裸片2010、第二存储器裸片2015和第三存储器裸片中的每一个可含有相同的单元或装置类型，每一个可含有不同的单元或装置类型，或其组合。
在其它实例中，第一存储器裸片2010、第二存储器裸片2015和第三存储器裸片中的每一个可与总线2025耦合。在一些实例中，存储器控制器2005也可与总线2025耦合。存储器控制器2005可操作以识别可包含元数据、控制数据或存储数据的第一数据、第二数据和第三数据。
存储器控制器2005可操作以使用具有至少五个电平的第一调制方案(例如，PAM8)在信号中多路复用第一数据、第二数据和第三数据。在其它实例中，存储器控制器2005可操作以将信号发射到第一存储器裸片2010、第二存储器裸片2015和第三存储器裸片。在一些实例中，第一存储器裸片2010、第二存储器裸片2015和第三存储器裸片可各自包括FeRAM、DRAM、NAND装置、NOR装置或相变存储器装置中的至少一个。
图21说明根据本发明的各种实例的实例过程流程图2100。过程流程图2100可说明如参考图20所描述的存储器装置2000进行的一或多个操作。过程流程图2100可包含存储器控制器2105、多路复用器2110、主机2115、存储器裸片2120和存储器裸片2125进行的操作。在一些实例中，存储器控制器2105、多路复用器2110、存储器裸片2120和存储器裸片2125可分别为如参考图20所描述的存储器控制器2005、多路复用器2020、存储器裸片2010和存储器裸片2015的实例。
在框2130处，存储器控制器2105可识别第一数据和第二数据。在一些实例中，第一数据或第二数据可包含如上文参考图20所描述的元数据、控制数据或存储数据。在一些实例中，第一数据和第二数据中的每一个可经配置以包含元数据、控制数据或存储数据。这可排除其它类型的数据。在识别第一数据和第二数据之后，通过发射2135，存储器控制器2105可即刻将第一数据和第二数据的指示发射到多路复用器2110。在其它实例中，存储器控制器2105可将第一数据和第二数据发射到多路复用器2110。在任一情况下，在框2140处，多路复用器2110可多路复用第一数据和第二数据。举例来说，多路复用器2110可多路复用第一数据和第二数据以使得其由包含至少三个独特符号来表示数据的多电平调制方案的单个符号表示。换句话说，多路复用器2110可在含有对应于至少三个电平中的一个的信号强度的信号中多路复用第一数据和第二数据。
在多路复用第一数据和第二数据后，多路复用器2110可即刻通过发射2145将经多路复用数据的指示发射到存储器控制器2105。在其它实例中，多路复用器2110可将经多路复用数据发射到存储器控制器2105。在其它实例中，多路复用器2110可将数据传送到基于经多路复用数据来调制信号的编码器。在另一实例中，存储器控制器2105可将指示发射到多路复用器2110以将经多路复用数据发射到第一存储器裸片2120或第二存储器裸片2125(未说明)中的至少一个。
另外或替代地，举例来说，存储器控制器2105可从存储器裸片2120、存储器裸片2125或这两者接收指示相应裸片的一或多个特性的信号。举例来说，基于信号的一或多个特性(例如，信号强度)，存储器控制器2105可首先确定信号是由第一存储器裸片2120或第二存储器裸片2125传送。因为第一存储器裸片2120可包含FeRAM单元、DRAM单元、NAND装置、NOR装置或相变存储器装置，如上文参考图1所论述，所以存储器控制器2105可部分地基于从第一存储器裸片2120发射的信号确定单元或装置类型。
另外，因为第二存储器裸片2125可包含与第一存储器裸片2120不同的存储器单元或存储器装置，所以存储器控制器2105可部分地基于从第二存储器裸片2125发射的信号确定单元类型或装置类型。
在前述实例中的任一个中，主机可在框2150处确定对应于第一存储器裸片2120或第二存储器裸片2125的第一数据请求。所述数据请求可向存储器控制器2105指示例如将表示经多路复用数据的多符号信号发射到第一存储器裸片2120和/或第二存储器裸片2125中的至少一个。
在框2150处确定第一数据请求之后，举例来说，主机2115可将数据请求或数据请求的指示发射到存储器控制器2105。这可通过发射2155发生。另外或替代地，举例来说，在框2160处主机2115可确定对应于第一存储器裸片2120或第二存储器裸片2125的第二数据请求。如上所陈述，相对于第一数据请求，第二数据请求可向存储器控制器2105指示将经多路复用数据发射到第一存储器裸片2120或第二存储器裸片2125中的至少一个。在框2160处确定第二数据请求后，主机2115可即刻将数据请求或数据请求的指示发射到存储器控制器2105。这可通过发射2165发生。
在发射2170处，存储器控制器2105可将第一数据和第二数据发射到第一存储器裸片2120和第二存储器裸片2125。在一些实例中，存储器控制器2105可通过与第一和第二存储器裸片中的每一个耦合的总线将第一数据和第二数据发射到第一存储器裸片2120和第二存储器裸片2125。在一些实例中，第二存储器裸片2125可为或可包含外部或可装卸式存储器装置。
举例来说，当插入或激活时，存储器控制器2105可接收包含可装卸式存储装置(未说明)的第二存储器裸片2125的存在的指示。在一些实例中，所述可装卸式存储装置可为通用快闪存储(UFS)装置。在此实例中，信号到第一存储器裸片2120和第二存储器裸片2125的发射可部分地基于发射到存储器控制器2105的指示。
在一些实例中，存储器裸片2120和存储器裸片2125可接收使用第一调制方案调制的信号且可识别由符号(例如，三个独特符号中的一个)表示的一或多个位。举例来说，一个位可经指派到存储器裸片2120且一个位可经指派到存储器裸片2125。因此，存储器裸片2120可丢弃经指派到存储器裸片2125的位且存储器裸片2125可丢弃经指派到存储器裸片2120的位。在其它实例中，存储器裸片2120和存储器裸片2125中的每一个可基于数据的类型(例如，控制数据)划分数据。举例来说，存储器裸片2125可解码所接收信号，且基于数据的类型可丢弃所述位。另外或替代地，举例来说，存储器裸片2120可解码所接收信号且可促进特定数据到存储器裸片2125的传送。
在一些实例中，存储器裸片(例如，存储器裸片2120或存储器裸片2125)可解码使用多符号调制方案调制的符号且可确定由经解码符号表示的每一位的类型。存储器裸片可基于包含在符号中的数据的类型而执行一或多个操作。
在其它实例中，第一数据和第二数据可作为具有对应于至少三个电平中的一个的信号强度的经多路复用信号而发射。如上文参考图1所论述，可使用例如脉冲振幅调制(PAM)方案来调制信号。在发射信号后，在框2175处，存储器控制器2105即刻可操作以起始信号到第一存储器裸片2120和第二存储器裸片2125的发射的定时的调整。在发射信号时，存储器控制器2105可基于系统时钟的定时而传送信号。在一些实例中，系统时钟可与存储器控制器2105相关联(例如，集成)。在其它实例中，系统时钟可在存储器控制器2105外部。举例来说，存储器控制器2105可在系统时钟的上升沿、系统时钟的下降沿或这两者期间发射信号。存储器控制器2105可随后通过发射2180将经调整信号发射到第一存储器裸片2120和第二存储器裸片2125中的每一个。
举例来说，在框2130处，存储器控制器2105可识别各自包含控制数据的第一和第二数据。随后举例来说，存储器控制器2105可通过发射2135将第一和第二控制数据的指示发射到多路复用器2110。在框2140处，多路复用器2110可将第一数据和第二数据多路复用到含有至少三个电平的多电平信号的符号中，且随后将经多路复用数据的指示发射到存储器控制器2105。在框2150处，主机2115可确定第一数据请求，所述第一数据请求可对应于来自第一存储器裸片2120的数据请求。
另外，在框2160处，主机2115可确定第二数据请求，所述第二数据请求可对应于来自第二存储器裸片2125的数据请求。数据请求中的每一个可分别在发射2155和2165从主机2115发射到存储器控制器2105。在接收到数据请求后，存储器控制器2105可即刻通过发射2170同时将经多路复用信号发射到第一存储器裸片2120和第二存储器裸片2125中的每一个。基于所述发射，在框2175处，存储器控制器2105基于存储器控制器2105的时钟循环调整经多路复用信号的通信，且可通过发射2180同时将经调整信号发射到第一存储器裸片2120和第二存储器裸片2125中的每一个。
图22说明根据本发明的各种实例的过程流程图2200。过程流程图2200可说明由如参考图20所描述的存储器装置2000进行的一或多个操作。过程流程图2200可包含由存储器控制器2205、多路复用器2210、主机2215、存储器裸片2220和存储器裸片2225进行的操作。在一些实例中，存储器控制器2205、多路复用器2210、主机2215、存储器裸片2220和存储器裸片2225可分别为如参考图21所描述的存储器控制器2105、多路复用器2110、主机2115、存储器裸片2120和存储器裸片2125的实例。
在框2230处，主机2215可确定对应于第一存储器裸片2220或第二存储器裸片2225的第一数据请求。第一数据请求可向存储器控制器2205指示例如将数据传送到第一或第二存储器裸片中的一个。在框2230处确定第一数据请求之后，举例来说，主机2215可将数据请求或数据请求的指示发射到存储器控制器2205。这可通过发射2235发生。
另外或替代地，举例来说，在框2240处，主机2215可确定对应于第一存储器裸片2220或第二存储器裸片2225的第二数据请求。如上所陈述，相对于第一数据请求的确定，第二数据请求的确定可向存储器控制器2205指示将数据传送到第一或第二存储器裸片中的一个。在一些实例中，在框2230处的第一数据请求的确定可对应于第一存储器裸片2220，且在框2240处的第二数据请求的确定可对应于第二存储器裸片2225。在框2240处确定第二数据请求之后，举例来说，主机2215可通过发射2245将第二数据请求或第二数据请求的指示发射到存储器控制器2205。
在将第一数据请求和第二数据请求中的每一个或其指示发射到存储器控制器2205之后，存储器控制器2205可在框2250处识别第一数据。存储器控制器2205可例如响应于分别在框2230和2240处的所确定第一或第二数据请求而识别第一数据。在一些实例中，第一数据的识别包含识别控制数据。在框2250处识别第一数据后，多路复用器2210可即刻从存储器控制器2205接收第一数据的指示。在其它实例中，多路复用器2210可从存储器控制器2205接收第一数据的指示。
在任一情况下，所识别数据的接收(或其指示)可通过发射2255发生。在通过发射2255接收识别第一数据之后，存储器控制器2205可在框2260处识别第二数据。存储器控制器2205可例如响应于分别在框2230和2240处的所确定第一或第二数据请求或响应于在框2250处的第一数据的识别而识别第一数据。在一些实例中，在框2260处识别第二数据之后，多路复用器2210可通过发射2265从存储器控制器2205接收所识别第二数据或所识别第二数据的指示。
在接收到所识别第一数据和第二数据或其指示后，多路复用器2210可即刻在框2270处多路复用所识别第一数据和所识别第二数据，以使得其由包含至少三个独特符号来表示数据的多电平调制方案的单个符号表示。举例来说，多路复用器2210可多路复用所识别第一数据。换句话说，多路复用器2210可在含有对应于至少三个电平中的一个的信号强度的信号中多路复用所识别第一数据和所识别第二数据。
在多路复用所识别第一数据和所识别第二数据之后，举例来说，多路复用器2210可通过发射2275将经多路复用数据的指示发射到存储器控制器2205。在其它实例中，多路复用器2210可将经多路复用数据发射到存储器控制器2205。在另一实例中，存储器控制器2205可将指示发射到多路复用器2210以将经多路复用数据发射到第一存储器裸片2220或第二存储器裸片2225(未说明)中的至少一个。
另外或替代地，举例来说，第一存储器裸片2220、第二存储器裸片2225或这两者可将指示相应裸片的一或多个特性的信号发射到存储器控制器2205。举例来说，基于信号的一或多个特性(例如，信号强度)，信号可指示其在第一存储器裸片2220或第二存储器裸片2225中的一个处发起。因为第一存储器裸片2220可包含FeRAM单元、DRAM单元、NAND装置、NOR装置或相变存储器装置，如上文参考图1所论述，所以信号可指示第一存储器裸片2220的单元或装置类型。另外，因为第二存储器裸片2225可包含与第一存储器裸片2220不同的存储器单元或存储器装置，所以信号可指示第二存储器裸片2225的单元类型或装置类型。在一些实例中，多路复用器2210可在框2270处基于第一存储器裸片2220和第二存储器裸片2225的单元类型或装置类型而多路复用第一和第二数据。
通过发射2280，第一存储器裸片2220和第二存储器裸片2225可从存储器控制器2205接收经多路复用第一数据和第二数据。在一些实例中，经多路复用第一数据和第二数据可通过与第一和第二存储器裸片中的每一个耦合的总线(未说明)来接收。在一些实例中，第二存储器裸片2225可为或可包含外部或可装卸式存储器装置。举例来说，当插入或激活时，第二存储器裸片2225可将指示发射到存储器控制器2205，指示装置的插入或激活。在此实例中，信号到第一存储器裸片2220和第二存储器裸片2225的发射可部分地基于发射到存储器控制器2205的指示。
在其它实例中，第一数据和第二数据可在第一存储器裸片2220和第二存储器裸片2225处作为具有对应于至少三个电平中的一个的信号强度的经多路复用信号而接收。如上文参考图1所论述，可使用例如PAM调制方案来调制信号。在接收到信号后，在框2285处，存储器控制器2205可即刻调整信号的发射的定时。在第一存储器裸片2220和第二存储器裸片2225处接收的信号可基于系统时钟的定时。在一些实例中，系统时钟可与存储器控制器2205相关联(例如，集成)。在其它实例中，系统时钟可在存储器控制器2205的外部。举例来说，存储器控制器2205可在系统时钟的上升沿、系统时钟的下降沿或这两者期间发射信号。第一存储器裸片2220和第二存储器裸片2225可随后通过发射2290基于存储器控制器2205的系统时钟而接收经调整信号。
在一些实例中，存储器裸片2220和存储器裸片2225可接收使用第一调制方案调制的信号且可识别由符号(例如，三个独特符号中的一个)表示的一或多个位。举例来说，一个位可经指派到存储器裸片2220且一个位可经指派到存储器裸片2225。因此，存储器裸片2220可丢弃经指派到存储器裸片2225的位且存储器裸片2225可丢弃经指派到存储器裸片2220的位。在其它实例中，存储器裸片2220和存储器裸片2225中的每一个可基于数据的类型(例如，控制数据)划分数据。举例来说，存储器裸片2225可解码所接收信号，且基于数据的类型可丢弃所述位。另外或替代地，举例来说，存储器裸片2220可解码所接收信号且可促进特定数据到存储器裸片2225的传送。
举例来说，在框2230处，主机2215可确定第一数据请求，所述第一数据请求可对应于来自第一存储器裸片2220的数据请求。另外，在框2240处，主机2215可确定第二数据请求，所述第二数据请求可对应于来自第二存储器裸片2225的数据请求。数据请求中的每一个可分别在发射2235和2245处由主机2215发射到存储器控制器2205。在将存储器请求发射到存储器控制器2205后，存储器控制器2205可即刻识别各自包含控制数据的第一和第二数据。
此指示可分别在框2250和2260处发生。在识别第一数据和第二数据中的每一个之后，所识别数据可分别在发射2255和2265处由多路复用器2210接收。在框2240处，多路复用器2210可将第一数据和第二数据多路复用到含有至少三个电平的多电平信号的符号中，且随后将经多路复用数据的指示发射到存储器控制器2205。基于此发射，第一存储器裸片2220和第二存储器裸片2225中的每一个可通过发射2280从存储器控制器接收经多路复用信号。经多路复用信号可同时发射到第一存储器裸片2220和第二存储器裸片2225中的每一个。在接收到经多路复用信号后，存储器控制器2205可即刻基于存储器控制器2205的时钟循环调整经多路复用信号的通信。随后，经调整信号可由第一存储器裸片2220和第二存储器裸片2225中的每一个接收。
图23示出根据本发明的实例的支持以堆叠存储器裸片传送数据的存储器控制器2315的框图2300。存储器控制器2315可为参考图1和3至6描述的存储器控制器110、310、405、505和605的方面的实例。存储器控制器2315可包含偏置组件2320、时序组件2325、接口管理器2330和信号产生器2335。这些模块中的每一个可彼此直接或间接地通信(例如，经由一或多个总线2310)。
接口管理器2330可从主机装置或从共同SoC的另一组件接收使用包含两个电平的第一调制方案调制的第一信号，将第二信号发射到与存储器控制器耦合的存储器裸片集合中的一或多个存储器裸片，且与发射第二信号同时地将第三信号发射到所述存储器裸片集合中的所述一或多个存储器裸片。在一些情况下，接口管理器2330可基于产生第二信号而同时将第一信号和第二信号发射到与存储器控制器耦合的存储器裸片集合中的一或多个存储器裸片。在一些情况下，接口管理器2330可与发射第二信号同时地将第三信号发射到存储器裸片集合中的所述一或多个存储器裸片。在一些情况下，接口管理器2330可将第二信号发射到存储器裸片集合中的一或多个存储器裸片。在一些情况下，第二信号包含以接收第一信号为目标的指定存储器裸片的指示符。
信号产生器2335可在存储器控制器处且基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号。信号产生器2335可在接收到第一信号之后将第一信号去串行化，其中产生第二信号是基于将第一信号去串行化。信号产生器2335可使用第一时钟信号从第一信号捕获的第一信息子集，使用第二时钟信号从第一信号捕获的第二信息子集，且在时间上对准第一信息子集和第二信息子集，其中产生第二信号是基于对准所述第一信息子集和第二信息子集。信号产生器2335可基于产生第二信号而产生第三信号。在一些情况下，信号产生器2335可在存储器控制器处且基于从主机装置接收的信息而产生使用包含三个或更多个电平的第一调制方案调制的第一信号，基于产生第一信号而在存储器控制器处产生第二信号。在一些情况下，产生第二信号包含以PAM方案对第二信号进行编码。在一些情况下，信号产生器2335可基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号。在一些情况下，以包含两个电平的调制方案对第一信号进行编码。在一些情况下，第三信号包含CE信号。在一些情况下，以包含三个或更多个电平的PAM方案对第二信号进行编码。
在一些情况下，存储器裸片105(例如，如参考图1所描述的存储器裸片105)可在存储器裸片集合中的一个存储器裸片处对第二信号进行解码，其中所述存储器裸片集合中的每一存储器裸片包含经配置以对第二信号进行解码的接收器。在一些情况下，存储器裸片可在存储器裸片集合中的一或多个存储器裸片处对第二信号进行解码，且基于激活第一接收器而在所述一或多个存储器裸片处对第一信号进行解码。在一些情况下，一或多个存储器裸片可经配置以在存储器裸片集合中的存储器裸片内包含内部数据总线以运载使用包含三个或更多个电平的调制方案调制的信号。在一些情况下，所述内部数据总线在存储器裸片与另一位置之间传送数据。在一些情况下，所述内部总线在存储器裸片内传送数据。在一些情况下，存储器裸片集合中的所述一或多个存储器裸片可经配置以中继第二信号。在一些情况下，存储器裸片集合中的所述一或多个存储器裸片可基于对第二信号进行解码而激活所述一或多个存储器裸片的第一接收器，其中所述第一接收器经配置以对第一信号进行解码。在一些情况下，所述存储器裸片集合堆叠在彼此之上，且所述存储器裸片集合中的所述一或多个存储器裸片包含TSV，第二信号通过所述TSV进行中继。
在一些情况下，存储器控制器与主机装置和存储器裸片集合耦合，其中存储器控制器可操作以从主机装置接收使用包含两个电平的第一调制方案调制的第一信号。在一些情况下，存储器控制器进一步可操作以在接收到第一信号之后将第一信号去串行化，其中产生第二信号是基于将第一信号去串行化。在一些情况下，存储器控制器进一步可操作以基于产生第二信号而产生第三信号。
图24示出根据本发明的实例的包含支持以堆叠存储器裸片传送数据的装置2405的系统2400的图。装置2405可包含参考图1和3至6描述的存储器控制器110、310、405、505和605的组件。装置2405可包含用于双向话音和数据通信的组件，包含用于发射和接收通信的组件，包含存储器控制器2415、存储器单元2420、基本输入/输出系统(BIOS)组件2425、处理器2430、I/O控制器2435以及外围组件2440。这些组件可经由一或多个总线(例如，总线2410)成电子通信。
存储器控制器2415可操作如本文中所描述的一或多个存储器单元。具体地说，存储器控制器2415可经配置以支持以堆叠存储器裸片传送数据。在一些情况下，存储器控制器2415可包含行解码器、列解码器或这两者，如本文中所描述。在一些情况下，存储器控制器2415可与第一多个存储器裸片耦合，且可操作以基于使用包含两个电平的第一调制方案调制的第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号，且将第二信号发射到所述第一多个存储器裸片中的一或多个存储器裸片。在一些情况下，第二控制器可通过第一TSV与所述第一多个存储器裸片耦合且通过第二TSV与第二多个存储器裸片耦合，其中所述第二多个存储器裸片中的至少一个存储器裸片包括第二TSV。在一些情况下，第二控制器可以可操作以通过第一TSV接收第二信号，且基于接收到第二信号将第二信号重新发射到所述第二多个存储器裸片中的所述至少一个存储器裸片。在一些情况下，第二控制器可具有比存储器装置的主控制器少的功能性。第二控制器可不同于所述控制器。存储器控制器2415可在一些实例中可与存储器单元2420一起封装。在其它实例中，存储器控制器2415可连同例如处理器2430等其它组件一起作为SoC的组件。
在一些情况下，存储器控制器2415在第一持续时间期间可以可操作以向所述第一多个存储器裸片中的一或多个存储器裸片发射第二信号，且控制器2415在第一持续时间之后的第二持续时间期间可以可操作以与在第二控制器处重新发射第二信号相结合，通过第一TSV向所述第二多个存储器裸片中的一或多个存储器裸片发射第二信号。在一些情况下，存储器控制器2415和第二控制器可与第三TSV耦合，第三TSV经配置以旁路所述第一多个存储器裸片。在一些情况下，存储器控制器2415可将第二信号通过第一TSV发射到所述第一多个存储器裸片中的所述一或多个存储器裸片且通过第三TSV发射到所述第二多个存储器裸片中的所述一或多个存储器裸片，其中发射到所述第二多个存储器裸片中的所述一或多个存储器裸片可与在第二控制器处重新发射第二信号相结合。在一些情况下，所述第一多个存储器裸片可定位于存储器控制器2415上方，第二控制器可定位于所述第一多个存储器裸片上方，且所述第二多个存储器裸片可定位于第二控制器上方。
在一些情况下，存储器控制器2415可与例如处理器2430或装置2405自身等主机装置和多个存储器裸片耦合，且可操作以从主机装置接收使用包含两个电平的第一调制方案调制的第一信号，至少部分地基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号，且将第二信号发射到所述多个存储器裸片中的一或多个存储器裸片。在一些情况下，存储器控制器2415可在接收到第一信号之后将第一信号去串行化，其中产生第二信号是至少部分地基于将第一信号去串行化。在一些情况下，存储器控制器2415可至少部分地基于产生第二信号而产生第三信号；以及与发射第二信号同时地将第三信号发射到所述多个存储器裸片中的所述一或多个存储器裸片。
存储器单元2420可如本文中所描述存储信息(即，以逻辑状态的形式)。在一些情况下，第一和第二多个存储器裸片可包含存储器单元2420。在一些情况下，存储器单元2420可采用不同存储器技术，例如DRAM、NAND、FeRAM、3DXP。
BIOS组件2425是包含作为固件操作的BIOS的软件组件，所述固件可初始化且运行各种硬件组件。BIOS组件2425还可管理处理器与例如外围组件、输入/输出控制组件等各种其它组件之间的数据流。BIOS组件2425可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器2430可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、现场可编程门阵列(FPGA)、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况下，处理器2430可经配置以使用存储器控制器来操作存储器阵列。在其它情况下，存储器控制器可集成到处理器2430中。处理器2430可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持以堆叠存储器裸片传送数据的功能或任务)。
I/O控制器2435可管理用于装置2405的输入和输出信号。I/O控制器2435还可管理未集成到装置2405中的外围设备。在一些情况下，I/O控制器2435可表示到外部外围设备的物理连接或端口。在一些情况下，I/O控制器2435可利用操作系统，例如 或另一已知的操作系统。在其它情况下，I/O控制器2435可表示调制解调器、键盘、鼠标、触摸屏或类似装置，或与这些装置交互。在一些情况下，I/O控制器2435可被实施为处理器的部分。在一些情况下，用户可经由I/O控制器2435或经由I/O控制器2435所控制的硬件组件与装置2405交互。
外围组件2440可包含任何输入或输出装置，或用于这类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围装置卡槽(如外围装置组件互连(PCI)或加速图形端口(AGP)卡槽)。
输入2445可表示在装置2405外部的装置或信号，其对装置2405或其组件提供输入。这可以包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，输入2445可由I/O控制器2435管理，且可经由外围组件2440与装置2405交互。在一些情况下，可使用输入2445接收来自例如处理器2430或装置2405自身等主机装置的二进制符号信号。
输出2450还可表示在装置2405外部的装置或信号，其经配置以从装置2405或任何其组件接收输出。输出2450的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况下，输出2450可为经由外围组件2440与装置2405介接的外围元件。在一些情况下，输出2450可由I/O控制器2435管理。
装置2405的组件可包含经设计以实行其功能的电路。这可以包含经配置以执行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或其它作用中或非作用中元件。装置2405可以是计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置或类似物。或装置2405可以是这种装置的部分或方面。装置2405可支持使用一个或几个标准化协议经由总线2410在各种组件之间的通信。举例来说，装置2405的各种组件可使用Gen-Z、CCIX、OpenCAPI或类似物进行通信。
图25示出说明根据本发明的实例的用于以堆叠存储器裸片传送数据的方法2500的流程图。方法2500的操作可由系统100或其组件如本文中所描述来实施。举例来说，方法2500的操作可由如参考图1和3至6所描述的存储器控制器110、310、405、505或605执行。在一些实例中，系统100可执行代码集合以控制装置的功能元件执行下文描述的功能。另外或替代地，系统100可使用专用硬件来执行下文所描述的功能的方面。
在2505，存储器控制器605可从主机装置接收使用包含两个电平的第一调制方案调制的第一信号。2505的操作可根据本文中所描述的方法来执行。在某些实例中，2505的操作的方面可由如参考图23所描述的接口管理器执行。
在2510，存储器控制器605可在存储器控制器处且至少部分地基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号。2510的操作可根据本文中所描述的方法来执行。在某些实例中，2510的操作的方面可由如参考图23所描述的信号产生器执行。
在2515，存储器控制器605可将第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。2515的操作可根据本文中所描述的方法来执行。在某些实例中，2515的操作的方面可由如参考图23所描述的接口管理器执行。
描述用于执行一个或多个方法的设备，所述方法例如为方法2500。所述设备可包含：用于从主机装置接收使用包含两个电平的第一调制方案调制的第一信号的构件；用于在存储器控制器处且至少部分地基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号的构件；以及用于将第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片的构件。
描述用于执行一个或多个方法的另一设备，所述方法例如为方法2500。所述设备可包含存储器阵列和与所述存储器阵列成电子连通的存储器控制器，其中所述存储器控制器可以可操作以：从主机装置接收使用包含两个电平的第一调制方案调制的第一信号；在存储器控制器处且至少部分地基于接收到第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号；以及将第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。
在本文所描述的方法2500和设备的一些实例中，可以包括两个电平的调制方案对第一信号进行编码，且可以包括三个或更多个电平的脉冲振幅调制(PAM)方案对第二信号进行编码。本文所描述的方法2500和设备的一些实例可进一步包含用于在接收到第一信号之后将第一信号去串行化的过程、特征、构件或指令，其中产生第二信号是至少部分地基于将第一信号去串行化。
本文所描述的方法2500和设备的一些实例可进一步包含用于在所述多个存储器裸片中的一个存储器裸片处对第二信号进行解码的过程、特征、构件或指令，其中所述多个存储器裸片中的每一存储器裸片包括经配置以对第二信号进行解码的接收器。本文所描述的方法2500和设备的一些实例可进一步包含用于以下操作的过程、特征、构件或指令：使用第一时钟信号从第一信号捕获第一信息子集；使用第二时钟信号从第一信号捕获第二信息子集；以及在时间上对准所述第一信息子集和第二信息子集，其中产生第二信号是至少部分地基于对准所述第一信息子集和第二信息子集。
在本文所描述的方法2500和设备的一些实例中，所述多个存储器裸片中的所述一或多个存储器裸片可经配置以中继第二信号。在本文所描述的方法2500和设备的一些实例中，所述多个存储器裸片可堆叠在彼此之上，且所述多个存储器裸片中的所述一或多个存储器裸片可包含TSV，第二信号可通过所述TSV进行中继。
本文所描述的方法2500和设备的一些实例可进一步包含用于以下操作的过程、特征、构件或指令：至少部分地基于产生第二信号而产生第三信号，且与发射第二信号同时地将第三信号发射到所述多个存储器裸片中的所述一或多个存储器裸片。在本文所描述的方法2500和设备的一些实例中，第三信号可包含芯片启用(CE)信号。
图26示出说明根据本发明的实例的用于以堆叠存储器裸片传送数据的方法2600的流程图。方法2600的操作可由系统100或其组件如本文中所描述来实施。举例来说，方法2600的操作可由如参考图1和3至6所描述的存储器控制器110、310、405、505或605执行。在一些实例中，系统100可执行代码集合以控制装置的功能元件执行下文描述的功能。另外或替代地，系统100可使用专用硬件来执行下文所描述的功能的方面。
在2605，存储器控制器605可从主机装置接收使用包含两个电平的第一调制方案调制的第一信号。2605的操作可根据本文中所描述的方法来执行。在某些实例中，2605的操作的方面可由如参考图23所描述的接口管理器执行。
在2607，存储器控制器605可在接收到第一信号之后将第一信号去串行化。2607的操作可根据本文中所描述的方法来执行。在某些实例中，2607的操作的方面可由如参考图23所描述的信号产生器执行。
在2610，存储器控制器605可在存储器控制器处且至少部分地基于接收到并去串行化第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号。2610的操作可根据本文中所描述的方法来执行。在某些实例中，2610的操作的方面可由如参考图23所描述的信号产生器执行。
在2615，存储器控制器605可将第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。2615的操作可根据本文中所描述的方法来执行。在某些实例中，2615的操作的方面可由如参考图23所描述的接口管理器执行。
图27示出说明根据本发明的实例的用于以堆叠存储器裸片传送数据的方法2700的流程图。方法2700的操作可由系统100或其组件如本文中所描述来实施。举例来说，方法2700的操作可由如参考图1和3至6所描述的存储器控制器110、310、405、505或605执行。在一些实例中，系统100可执行代码集合以控制装置的功能元件执行下文描述的功能。另外或替代地，系统100可使用专用硬件来执行下文所描述的功能的方面。
在2705，存储器控制器605可在存储器控制器处且至少部分地基于从主机装置接收的信息而产生使用包含三个或更多个电平的第一调制方案调制的第一信号。2705的操作可根据本文中所描述的方法来执行。在某些实例中，2705的操作的方面可由如参考图23所描述的信号产生器执行。
在2710，存储器控制器605可在存储器控制器处至少部分地基于产生第一信号而产生第二信号。2710的操作可根据本文中所描述的方法来执行。在某些实例中，2710的操作的方面可由如参考图23所描述的信号产生器执行。
在2715，存储器控制器605可至少部分地基于产生第二信号而同时将第一信号和第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。2715的操作可根据本文中所描述的方法来执行。在某些实例中，2715的操作的方面可由如参考图23所描述的接口管理器执行。
描述用于执行一个或多个方法的设备，所述方法例如为方法2700。所述设备可包含：用于在存储器控制器处且至少部分地基于从主机装置接收的信息而产生使用包含三个或更多个电平的第一调制方案调制的第一信号的构件；用于在存储器控制器处至少部分地基于产生第一信号而产生第二信号的构件；以及用于至少部分地基于产生第二信号而同时将第一信号和第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片的构件。
描述用于执行一个或多个方法的另一设备，所述方法例如为方法2700。所述设备可包含存储器阵列和与所述存储器阵列成电子连通的存储器控制器，其中所述存储器控制器可以可操作以：在存储器控制器处且至少部分地基于从主机装置接收的信息而产生使用包含三个或更多个电平的第一调制方案调制的第一信号；在存储器控制器处至少部分地基于产生第一信号而产生第二信号；以及至少部分地基于产生第二信号而同时将第一信号和第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。
在本文所描述的方法2700和设备的一些实例中，产生第二信号可进一步包含用于以脉冲振幅调制(PAM)方案对第二信号进行编码的过程、特征、构件或指令。在本文所描述的方法2700和设备的一些实例中，第二信号可包含以接收第一信号为目标的指定存储器裸片的指示符。本文所描述的方法2700和设备的一些实例可进一步包含用于在所述多个存储器裸片中的所述一或多个存储器裸片处对第二信号进行解码的过程、特征、构件或指令。
本文所描述的方法2700和设备的一些实例可进一步包含用于以下操作的过程、特征、构件或指令：至少部分地基于对第二信号进行解码而激活所述一或多个存储器裸片的第一接收器，其中所述第一接收器经配置以对第一信号进行解码。本文所描述的方法2700和设备的一些实例可进一步包含用于至少部分地基于激活第一接收器而在所述一或多个存储器裸片处对第一信号进行解码的过程、特征、构件或指令。本文所描述的方法2700和设备的一些实例可进一步包含用于配置所述多个存储器裸片中的存储器裸片内的内部数据总线以运载使用包含三个或更多个电平的调制方案调制的信号的过程、特征、构件或指令。
图28示出说明根据本发明的实例的用于以堆叠存储器裸片传送数据的方法2800的流程图。方法2800的操作可由系统100或其组件如本文中所描述来实施。举例来说，方法2800的操作可由如参考图1和3至6所描述的存储器控制器110、310、405、505或605执行。在一些实例中，系统100可执行代码集合以控制装置的功能元件执行下文描述的功能。另外或替代地，系统100可使用专用硬件来执行下文所描述的功能的方面。
在2805，存储器控制器605可在存储器控制器处且至少部分地基于从主机装置接收的信息而产生使用包含三个或更多个电平的第一调制方案调制的第一信号。2805的操作可根据本文中所描述的方法来执行。在某些实例中，2805的操作的方面可由如参考图23所描述的信号产生器执行。
在2810，存储器控制器605可在存储器控制器处至少部分地基于产生第一信号而产生第二信号。2810的操作可根据本文中所描述的方法来执行。在某些实例中，2810的操作的方面可由如参考图23所描述的信号产生器执行。
在2812，存储器控制器605可以PAM方案对第二信号进行编码。2812的操作可根据本文中所描述的方法来执行。在某些实例中，2812的操作的方面可由如参考图23所描述的信号产生器执行。
在2815，存储器控制器605可至少部分地基于产生第二信号而同时将第一信号和第二信号发射到与存储器控制器耦合的多个存储器裸片中的一或多个存储器裸片。2815的操作可根据本文中所描述的方法来执行。在某些实例中，2815的操作的方面可由如参考图23所描述的接口管理器执行。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。
可使用多种不同技术及技艺中的任何者来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”是指电路的节点保持在近似为零伏特(0V)的电压下但不直接与地面连接。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到近似0V。可使用例如由运算放大器和电阻器组成的分压器的各种电子电路元件实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大约0V。
术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可被配置且可操作以在电路通电后即刻交换电子或信号。举例来说，经由开关(例如，晶体管)物理上连接的两个组件成电子通信或者无论开关的状态如何(即，断开或闭合)都可以耦合。
术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在断开电路，那么所述组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关断开时彼此隔离。
本文中所论述的包含存储器装置的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入，或通过任何其它掺杂方法，执行掺杂。
本文结合附图阐述的实施方式描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用术语“示范性”意味着“充当实例、例子或说明”且并不意味着“优选”或“优于其它实例”。详细描述包括出于提供对所描述技术的理解的目的的具体细节。然而，可在没有这些具特定细节的情况下实践这些技术。在一些例子中，以框图的形式展示众所周知的结构和装置以便避免混淆所描述的实例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可以区分相同类型的各种组件，这些虚线和第二标记在相似组件当中予以区分。如果在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。
可使用多种不同技术及技艺中的任何者来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本发明所描述的各种说明性块及模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软体实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体发射。其它实例和实施在本发明和所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。例如但并非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置、或可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机、或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电和微波)从网站、服务器或其它远程源发射软件，那么所述同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电和微波)包含在媒体的定义中。如本文所使用，磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式复制数据，而光盘使用激光以光学方式复制数据。以上各者的组合也包含在计算机可读媒体的范围内。
提供本文的描述以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于显而易见对本发明的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本发明的范围。因此，本发明不限于本文所述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。

Claims (17)

1.一种用于传送数据的方法，其包括：
从主机装置接收使用包含两个电平的第一调制方案调制的第一信号；
在存储器控制器处且至少部分地基于接收到所述第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号；
将所述第二信号发射到通过第一硅穿孔TSV与所述存储器控制器耦合的第一多个存储器裸片中的第一存储器裸片和第二存储器裸片，以及通过第二硅穿孔TSV和第三硅穿孔TSV发射到第二多个存储器裸片，其中所述第一硅穿孔TSV与所述第一存储器裸片和所述第二存储器裸片耦合，所述第二硅穿孔TSV与所述第二多个存储器裸片中的每一存储器裸片耦合，且所述第三硅穿孔TSV旁路所述第一多个存储器裸片；以及
至少部分基于所述第三硅穿孔TSV，同时存取所述第一存储器裸片、所述第二存储器裸片和所述第二多个存储器裸片。
2.根据权利要求1所述的方法，其中：
所述第一信号是以包括两个电平的调制方案进行编码；且
所述第二信号是以包括三个或更多个电平的脉冲振幅调制PAM方案进行编码。
3.根据权利要求1所述的方法，其进一步包括：
在接收到所述第一信号之后将所述第一信号去串行化，其中产生所述第二信号是至少部分地基于将所述第一信号去串行化。
4.根据权利要求1所述的方法，其进一步包括：
在所述第一多个存储器裸片中的一个存储器裸片处对所述第二信号进行解码，其中所述第一多个存储器裸片中的每一存储器裸片包括经配置以对所述第二信号进行解码的接收器。
5.根据权利要求1所述的方法，其进一步包括：
使用第一时钟信号从所述第一信号捕获第一信息子集；
使用第二时钟信号从所述第一信号捕获第二信息子集；以及
在时间上对准所述第一信息子集和所述第二信息子集，其中产生所述第二信号是至少部分地基于对准所述第一信息子集和所述第二信息子集。
6.根据权利要求1所述的方法，其中所述第一多个存储器裸片中的所述第一存储器裸片和所述第二存储器裸片经配置以中继所述第二信号。
7.根据权利要求6所述的方法，其中所述第一多个存储器裸片堆叠在彼此之上，且其中所述第一多个存储器裸片中的所述第一存储器裸片和所述第二存储器裸片包括所述第一硅穿孔TSV，所述第二信号通过所述第一硅穿孔进行中继。
8.根据权利要求1所述的方法，其进一步包括：
至少部分地基于产生所述第二信号而产生第三信号；以及
与发射所述第二信号同时地将所述第三信号发射到所述第一多个存储器裸片中的所述第一存储器裸片和所述第二存储器裸片。
9.根据权利要求8所述的方法，其中所述第三信号包括芯片启用CE信号。
10.一种存储器设备，其包括：
存储器控制器，其与主机装置和多个存储器裸片耦合，其中所述存储器控制器可操作以：
从所述主机装置接收使用包含两个电平的第一调制方案调制的第一信号；
至少部分地基于接收到所述第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号；以及
将所述第二信号通过第一硅穿孔TSV发射到第一多个存储器裸片中的第一存储器裸片和第二存储器裸片，所述第一多个存储器裸片通过第一硅穿孔TSV与所述存储器控制器耦合，并通过第二硅穿孔TSV和第三硅穿孔TSV发射到第二多个存储器裸片，其中，所述第一硅穿孔TSV与所述第一存储器裸片和所述第二存储器裸片耦合，所述第二硅穿孔TSV与所述第二多个存储器裸片中的每一存储器裸片耦合，且所述第三硅穿孔TSV旁路所述第一多个存储器裸片；以及
至少部分基于所述第三硅穿孔TSV，同时存取所述第一存储器裸片，所述第二存储器裸片，和所述第二多个存储器裸片。
11.根据权利要求10所述的存储器设备，其中所述存储器控制器进一步可操作以：
在接收到所述第一信号之后将所述第一信号去串行化，其中产生所述第二信号是至少部分地基于将所述第一信号去串行化。
12.根据权利要求10所述的存储器设备，其中所述存储器控制器进一步可操作以：
至少部分地基于产生所述第二信号而产生第三信号；以及
与发射所述第二信号同时地将所述第三信号发射到所述第一多个存储器裸片中的所述第一存储器裸片和所述第二存储器裸片。
13.一种存储器设备，其包括：
用于从主机装置接收使用包含两个电平的第一调制方案调制的第一信号的构件；
用于在存储器控制器处且至少部分地基于接收到所述第一信号而产生使用包含三个或更多个电平的第二调制方案调制的第二信号的构件；
用于将所述第二信号通过第一硅穿孔TSV发射到与所述存储器控制器耦合的第一多个存储器裸片中的第一存储器裸片和第二存储器裸片，以及通过第二硅穿孔TSV和第三硅穿孔TSV发射到第二多个存储器裸片的构件，其中所述第一硅穿孔TSV与所述第一存储器裸片和所述第二存储器裸片耦合，所述第二硅穿孔TSV与所述第二多个存储器裸片中的每一存储器裸片耦合，且所述第三硅穿孔TSV旁路所述第一多个存储器裸片；以及
至少部分基于所述第三硅穿孔TSV，同时存取所述第一存储器裸片、所述第二存储器裸片和所述第二多个存储器裸片的构件。
14.根据权利要求13所述的存储器设备，其进一步包括：
用于在接收到所述第一信号之后将所述第一信号去串行化的构件，其中产生所述第二信号是至少部分地基于将所述第一信号去串行化。
15.根据权利要求13所述的存储器设备，其进一步包括：
用于在所述第一多个存储器裸片中的一个存储器裸片处对所述第二信号进行解码的构件，其中所述第一多个存储器裸片中的每一存储器裸片包括经配置以对所述第二信号进行解码的接收器。
16.根据权利要求13所述的存储器设备，其进一步包括：
用于使用第一时钟信号从所述第一信号捕获第一信息子集的构件；
用于使用第二时钟信号从所述第一信号捕获第二信息子集的构件；以及
用于在时间上对准所述第一信息子集和所述第二信息子集的构件，其中产生所述第二信号是至少部分地基于对准所述第一信息子集和所述第二信息子集。
17.根据权利要求13所述的存储器设备，其进一步包括：
用于至少部分地基于产生所述第二信号而产生第三信号的构件；以及
用于与发射所述第二信号同时地将所述第三信号发射到所述第一多个存储器裸片中的所述第一存储器裸片和所述第二存储器裸片的构件。
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