CN103140924A - 存储裸片堆叠中的缓冲裸片和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000003139 buffering effect Effects 0.000 claims description 105
- 238000004891 communication Methods 0.000 claims description 46
- 238000011144 upstream manufacturing Methods 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims 12
- 239000010703 silicon Substances 0.000 claims 12
- 230000006870 function Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 4
- 230000000712 assembly Effects 0.000 description 3
- 238000000429 assembly Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Images
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1003—Interface circuits for daisy chain or ring bus memory arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
展示存储装置和制作并操作所述存储装置的方法。所展示的存储装置包含堆叠存储裸片,其包含有一个或一个以上缓冲裸片。在一个此类存储装置中,命令裸片通过所述一个或一个以上缓冲裸片而与一个或一个以上下游存储裸片通信。所述一个或一个以上缓冲裸片用以中继信号,且可潜在地改进所述堆叠中的较高数目个存储裸片的性能。
Description
优先权申请
本专利申请案主张2010年8月31日申请的第12/872,638号美国申请案的优先权权利,其以引用的方式并入本文中。
技术领域
本文中所描述的各种实施例涉及半导体存储系统和方法。
背景技术
堆叠半导体存储裸片已被提议作为用以增加存储容量而同时保持相同存储装置占据面积的方法。通过按比例扩增存储裸片,存储密度显著增加。然而,随着越来越多的存储裸片堆叠在彼此之上,出现信号强度和完整性的技术障碍。举例来说,堆叠中的较高裸片经历较多的来自例如裸片之间的结合垫等组件的发信号电容,和较多的来自信号为了到达堆叠中的较高裸片而必须穿过的每一裸片上的电路的寄生损失。
发明内容
附图说明
图1展示根据本发明的实施例的存储装置。
图2A展示根据本发明的实施例的另一存储装置。
图2B展示根据本发明的实施例的形成存储装置的方法的流程图。
图3展示根据本发明的实施例的存储装置和操作方法。
图4展示根据本发明的实施例的另一存储装置和操作方法。
图5展示根据本发明的实施例的操作存储装置的方法的流程图。
图6展示根据本发明的实施例的包含实例存储单元的信息处置系统。
具体实施方式
在本发明的以下详细描述中,对形成其一部分的随附图式进行参考,且其中以图解说明的方式展示可在其中实践本发明的特定实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例,且可做出化学、结构、逻辑、电改变等。
此申请案中所使用的术语“水平”经定义为平行于芯片、裸片或衬底的常规平面或表面的平面,而不考虑所述芯片、裸片或衬底的定向。术语“垂直”指代垂直于上文所定义的水平方向的方向。参考芯片或衬底的顶面上的常规平面或表面来定义例如“在...上”、“侧”(如在“侧壁”中)、“较高”、“较低”、“上方”和“下方”等介词,而不考虑所述芯片或衬底的定向。因此,并非在限制意义上采用以下详细描述,且仅由所附权利要求书连同这些权利要求书有权拥有的等效物的全部范围来定义本发明的范围。
图1展示存储装置100,其包含命令裸片102和耦合到命令裸片102的存储裸片104的堆叠。在一个实例中,命令裸片102包含经配置以操作存储裸片104的逻辑,例如定址电路、处理器接口电路等。在一个实例中,命令裸片102仅包含逻辑电路以用于操作存储裸片104。在其它实例中,命令裸片102也经配置以充当存储裸片。可使用命令裸片102操作一个以上存储裸片104的配置来以较低成本增加存储密度。举例来说,可避免在每一存储裸片104中的逻辑电路。虽然主要将装置100描述为存储装置,但本发明的范围也包含包含额外功能性的裸片堆叠,例如专用逻辑裸片、处理裸片等。已选定的装置100包含系统级封装(SiP)装置。
图1还展示耦合存储装置100中的裸片的数个通信路径。在一个实例中,所述通信路径包括结合垫110,其耦合到数个对应半导体通孔112(TSV)。展示一个TSV112以用于图解说明,然而TSV可包含在结合垫的其它组合之间以形成一个或一个以上TSV。一个以上TSV配置为可能的,如下文的实施例中将描述。通信路径的其它实例包含(但不限于)电感性耦合配置和电容性耦合配置(例如,AC耦合的链路)。
图2A展示根据本发明的实施例的存储装置200。展示命令裸片212,其经耦合以与数个堆叠的存储裸片214通信。展示存储装置200的上游端202和下游端204。在一个实施例中,命令裸片212位于上游端202。在一个实例中,命令裸片212介接于存储裸片214与处理器(未图示)之间。存储信号(例如,数据、地址信息、命令等)穿过在上游端202处的命令裸片212,且从存储装置200朝下游端204行进到经选定的存储裸片214。
展示第一缓冲裸片222,其耦合在命令裸片212与数个下游存储裸片214之间。在一个实施例中,所述第一缓冲裸片222经配置以在命令裸片212与在第一缓冲裸片222下游的存储裸片214之间中继(repeat)所发送的信号。相信将缓冲裸片添加到存储装置200中的裸片堆叠会改进信号质量和强度以更好地与下游存储裸片214通信。
在一个实例中,一些存储裸片214位于命令裸片212与第一缓冲裸片222之间。这些存储裸片214在距命令裸片212相对短的距离内,且对于给定数目个存储裸片214来说在无中间缓冲裸片的情况下通信为可接受的。图2A图解说明在中间缓冲裸片与另一端的某物之间的四个存储裸片214。然而,受益于本发明的所属领域的技术人员将认识到,在缓冲裸片或命令裸片之间的其它数目个裸片为可能的,且针对给定配置取决于信号降级。
在一个实例中,第一缓冲裸片222在下游方向上中继信号,以便改进到物理上在第一缓冲裸片222下游的存储裸片的信号的质量和强度。在另一实例中,第一缓冲裸片222还将信号中继到物理上在第一缓冲裸片222上游的存储裸片。在此类实例中,来自命令裸片212的信号可向上行进到第一缓冲裸片222,接着向下返回到在第一缓冲裸片222与命令裸片212之间的存储裸片214。在所选定的实例中,第一缓冲裸片222可仅中继到下游裸片、仅中继到上游裸片或中继到上游和下游裸片两者的组合。
在一个实例中,第一缓冲裸片222仅包含中继器和缓冲器电路。在其它实例中,第一缓冲裸片222还经配置以充当存储裸片。在一个实例中,第一缓冲裸片222为命令裸片212,所述命令裸片212经重新配置以作为缓冲裸片操作。将命令裸片212用作第一缓冲裸片222提供了形成存储装置200的有效方法,如在图2B中进一步描述。
操作262叙述堆叠第一存储裸片堆叠,且操作264叙述将第一命令裸片耦合到所述第一存储裸片堆叠的一端以与所述存储裸片通信,且形成第一堆叠装置。在一个实例中,所得第一堆叠装置类似于图1中所展示的存储装置100。
操作266叙述堆叠第二存储裸片堆叠,且操作268叙述将第二命令裸片耦合到所述第二存储裸片堆叠的一端以与所述存储裸片通信,且形成第二堆叠装置。在一个实例中,所得第二堆叠装置也类似于图1中所展示的存储装置100。
操作270叙述堆叠所述第一堆叠装置与所述第二堆叠装置以形成复合堆叠。操作270描述第一命令裸片的位置在所述复合堆叠内部,且所述第二命令裸片的位置在所述复合堆叠的外部。操作272接着叙述将第一命令裸片配置为缓冲裸片以在第二命令裸片与第一存储裸片堆叠之间中继信号。
使用图2A作为实例,展示第一堆叠装置210,和第二堆叠装置220。图2A的实例进一步图解说明第三堆叠装置230。虽然在图2A中展示可由三个堆叠装置产生的配置,但所述数目仅用于图解说明。可在选定的实施例中使用两个或两个以上堆叠装置。
在将中间命令裸片重新配置为缓冲裸片的实施例中,对比于将专用缓冲裸片与命令裸片堆叠在一起以形成存储装置,制造得以简化。使用随后重新配置经选定的命令裸片的方法允许以相同方式制造所有堆叠装置,且使用固件或其它修改进行重新配置。虽然将图2B的方法展示为一种制造方法,但本发明不限于此。举例来说,在其它经选定的制造方法中,对比于首先形成堆叠装置(例如,来自图1的存储装置100),存储装置200中的个别裸片中的全部或一些可一次一个地耦合在一起。
图2A进一步展示耦合到结合垫226以用于存储装置200中的裸片之间的通信的数个TSV227。如上文中所指出,仅图解说明一个TSV227作为实例,然而可使用任何数目个TSV以在上游裸片与下游裸片之间形成通信路径。图2中图解说明TSV集合形成第一TSV路径240,其展示存储装置200内的命令裸片212与存储裸片214之间的实例通信路径。第一TSV路径240包含用以在经选定的裸片内通信的电路,如由连接242和243所展示。
也将第二TSV路径244展示为耦合于命令裸片212与第一缓冲裸片222之间。在一个实例中,第二TSV路径244包含用以耦合于经选定的裸片内的通信电路(类似于由第一TSV路径240所展示的实例)和连接242和243。在另一实例中,第二TSV路径244为旁路TSV路径。在一个实例中,旁路TSV路径不包含用以与在命令裸片212与下游缓冲裸片之间的任何裸片通信的连接(例如,连接242和243)。旁路TSV路径可为有用的。举例来说,在无额外连接(例如,连接242和243)的情况下,旁路TSV路径244应展现较高性能,例如较低电阻、较低电容等。
还展示第三TSV路径246。在一个实例中,第三TSV路径246为在命令裸片212与第二缓冲裸片232之间通信的旁路TSV。在一个实例中,TSV的集合也可为混合配置,使得绕过在命令裸片212与第一缓冲裸片222之间的存储裸片214,但可存取在第一缓冲裸片222与第二缓冲裸片232之间的存储裸片214。
虽然展示了第一缓冲裸片222与第二缓冲裸片232,但取决于存储装置200的要求,可将本发明外推到更高数目个存储裸片和缓冲裸片。
图2A进一步图解说明第一缓冲裸片222包含第一电力调节电路228且第二缓冲裸片232包含第二电力调节电路238的实施例。电力调节电路228、238可用以减少缓冲裸片中的噪声且将更干净、更可中继的信号提供到下游裸片。电力调节电路的实例包含(但不限于)电压升压电路(例如,到下游裸片的功率放大)和噪声降低电路(例如,用以提供噪声滤波)。
在一个实施例中,一个或一个以上电力调节电路228、238包含省电功能性。在一个实例中,一个或一个以上电力调节电路228、238经配置以在相关联的裸片已闲置了超过指定量的时间时将所述裸片置于低功率模式中。可维持例如裸片选择通信电路等经选定的功能性以便在需要时唤醒经选定的裸片。
在一个实例中,命令裸片与下游存储裸片之间的通信包含串行通信。图3图解说明根据本发明的实施例的串行通信的实例。在图3中,存储装置300包含命令裸片310和数个下游存储裸片320,类似于上文所描述的实施例。展示缓冲裸片330,其位于下游存储裸片320的一部分之间。
对于串行通信来说,从命令裸片310沿路径340将信号发送到缓冲裸片330。在所展示的实例中,信号穿过一个或一个以上TSV,然而本发明不限于此。也可使用到缓冲裸片330的其它通信路径。在缓冲裸片330处,中继信号,且从缓冲裸片330沿路径342将其继续发送到下游存储位置322。在串行通信配置中,单一信号进入缓冲裸片330导致单一信号传出缓冲裸片330。
在另一串行通信实施例中,可从缓冲裸片330将信号发送到如路径342所图解说明的物理上在下游的另一存储位置或如路径344所图解说明的电学上在下游(但物理上在上游)的另一存储位置。
上述通信实例仅展示沿给定TSV路径从命令裸片310到下游存储位置322的单向通信。在其它实施例中,每一TSV路径包含双向通信,其中也从下游存储位置322传回数据,且在其行进返回到命令裸片310时在缓冲裸片330处加以中继。如果仅使用单向信号中继,那么电容可沿给定TSV路径降低,这是因为在裸片之间的每一TSV节点处要求较少电路。然而,在此类实施例中,将单独TSV路径用于发送和接收信息。如果使用双向通信,那么吞吐量高于在单向中继器通信中的吞吐量。
在一个实例中,命令裸片与下游存储裸片之间的通信包含并行通信。在一个实例中,并行通信包含缓冲裸片的阶层架构式组织。图4图解说明根据本发明的实施例的并行通信的实例。如同上述实例中,在图4中,使用TSV路径,然而,本发明不限于此。例如外部迹线或布线等其它通信路径可用于经选定的通信路径。
在图4中,存储装置400包含命令裸片410和数个下游存储裸片440,类似于上文所描述的实施例。展示第一缓冲裸片420,其位于命令裸片410与下游存储裸片440之间。展示第二缓冲裸片422,其位于第一缓冲裸片420的下游,且在数个存储裸片440内。展示第三缓冲裸片424,其位于第二缓冲裸片422的下游,且在数个存储裸片440内。
在一个实例中,将阶层架构中的第一层级信号从命令裸片410发送到缓冲裸片。在图4中展示的第一层级信号的实例包含信号450A和450B。在一个实例中,在缓冲裸片间发送阶层架构中的第二层级信号。在图4中展示的第二层级信号的实例包含信号452A和452B。在一个实例中,将阶层架构中的第三层级信号从缓冲裸片发送到存储裸片440的局部堆叠内的位置。在图4中展示的第三层级信号的实例包含信号454A、454B和454C。
在一个实例中,缓冲裸片之间或缓冲裸片与命令裸片410之间的通信使用旁路TSV配置,而缓冲裸片与存储裸片440之间的通信使用包含到每一存储裸片440内的位置的通道的TSV。结果,第一层级信号450A和450B和第二层级信号452A和452B遭遇比第三层级信号454A、454B和454C低的电容。
在并行通信的实施例中,可减少到阶层架构中的较高群组的延时。虽然图4的实例图解说明利用在存储装置400的底部处的缓冲裸片的第一层级通信,但本发明不限于此。另一实例包含第一层级通信行进到存储装置400的中部,而第二层级或第三层级通信在存储装置400内向上与向下行进。
在一个实例中,命令裸片410做出与待使用的信号路径相关的所有阶层架构决定。在经选定的实施例中,阶层架构式路径控制逻辑的至少一部分局部地定位在存储装置400中的个别缓冲裸片上。
如在上述实施例中所论述,图5展示根据所描述的实施例的存储装置的操作方法。操作502叙述在堆叠存储装置中的命令裸片与堆叠存储装置中的存储裸片之间传输信号。操作504叙述使用缓冲裸片中继信号至少一次,其中缓冲裸片位于命令裸片与存储裸片之间的传输路径中的中间位置处。如上文所论述,在命令裸片与存储裸片之间传输信号可包含沿着传输路径的一个或一个以上缓冲裸片。传输可包含串行或并行通信,且可包含阶层架构式布置。此外,如上文所论述,使用缓冲裸片中继信号至少一次可包含中继到给定缓冲裸片的物理下游位置或物理上游位置。
在一个实施例中,所有信号路径为相同的而与命令类型无关。在经选定的实施例中,经选定的信号路径取决于变动的准则(例如,命令类型)而不同。举例来说,在一个实施例中,写入命令遵循阶层架构式路径,而在堆叠中直接向下路由读取命令。在另一实例中,读取命令遵循阶层架构式路径,而在堆叠中直接向上路由写入命令。除了阶层架构式路径和直接路径之外,另一路径类型可包含点到点路径。在一个实例中,点到点路径包含旁路TSV。
随着存储裸片的堆叠日益变大,对于位于存储装置的下游端附近的裸片来说,延时越来越成问题。在一个实施例中,在存储于存储装置中之前排定数据的优先顺序,且较低优先顺序数据比高优先顺序数据存储在更远的位置。
例如计算机等信息处置系统的实施例包含在图6中以展示用于本发明的高级装置应用的实施例。图6为如上述的根据本发明的实施例并有至少一个存储装置的信息处置系统600的框图。信息处置系统600仅为本发明可用于的电子系统的一个实施例。其它实例包含(但不限于)笔记本、相机、个人数据助理(PDA)、蜂窝式电话、MP3播放器、飞机、卫星、军用载具等。
在此实例中,信息处置系统600包括数据处理系统,其包含用以耦合所述系统的各种组件的系统总线602。系统总线602在信息处置系统600的各种组件之间提供通信链路,且可实施为单一总线、总线的组合或以任何其它合适的方式实施。
裸片组合件604耦合到系统总线602。裸片组合件604可包含任何电路或操作上兼容的电路组合。在一个实施例中,裸片组合件604包含处理器606,其可为任何类型。如本文中所使用,“处理器”意指任何类型的计算电路,例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP),或任何其它类型的处理器或处理电路。
在一个实施例中,存储器607包含在裸片组合件604中。在一个实施例中,存储器607包含存储裸片的堆叠,其包含一个或一个以上缓冲裸片,如上文的实施例中所描述。在一个实施例中,一个或一个以上命令裸片608包含在裸片组合件604中,如上文的实施例中所描述。
信息处置系统600也可包含外部存储器611,其又可包含适合于特定应用的一个或一个以上存储元件,例如一个或一个以上硬盘驱动器612,和/或处置抽取式媒体613的一个或一个以上驱动器,抽取式媒体613例如软磁盘、光盘(CD)、闪存驱动器、数字视频光盘(DVD)等。如上文的实例中所描述地建构的存储器包含在信息处置系统600中。
信息处置系统600还可包含显示装置609(例如,监视器)、额外外围组件610(例如,扬声器等)和键盘和/或控制器614,所述控制器614可包含鼠标、轨迹球、游戏控制器、语音辨识装置或准许系统用户将信息输入到信息处置系统600中或从信息处置系统600接收信息的任何其它装置。
虽然描述了本发明的许多实施例,但上述列表不希望为详尽的。尽管本文中已图解说明并描述了特定实施例,但所属领域的技术人员将了解,为达成相同目的而考虑的任何布置可替代所展示的特定实施例。此申请案希望涵盖本发明的任何适应或变化。应理解,以上描述希望为说明性而非限制性的。在研究以上描述后以上实施例的组合和其它实施例对于所属领域的技术人员将为显而易见的。
Claims (42)
1.一种装置,其包括:
存储裸片堆叠;
命令裸片,其经耦合以与所述存储裸片堆叠通信;以及
缓冲裸片,其耦合在所述命令裸片与所述存储裸片堆叠中的下游存储裸片之间,其中所述缓冲裸片经配置以与所述命令裸片通信,且在所述命令裸片与所述存储裸片堆叠中的下游存储裸片之间中继信号。
2.根据权利要求1所述的装置,其中所述缓冲裸片包括第一缓冲裸片,且进一步包括第二缓冲裸片,所述第二缓冲裸片耦合在所述第一缓冲裸片与所述存储裸片堆叠中的另一下游存储裸片之间。
3.根据权利要求1所述的装置,其中所述缓冲裸片还经配置以充当存储裸片。
4.根据权利要求1所述的装置,其进一步包括数个通信路径,所述通信路径耦合所述存储装置中的所述裸片,其中从由电感性耦合通信路径和电容性耦合通信路径组成的群组选择所述数个通信路径中的至少一者。
5.根据权利要求1所述的装置,其进一步包括数个通信路径,所述通信路径耦合所述存储装置中的所述裸片,其中所述数个通信路径中的至少一者包括穿硅通孔。
6.根据权利要求5所述的装置,其中所述至少一个穿硅通孔包括旁路穿硅通孔。
7.根据权利要求1所述的装置,其中所述缓冲裸片经配置以使用穿硅通孔而与所述命令裸片通信。
8.根据权利要求1所述的装置,其中所述缓冲裸片经配置以使用旁路穿硅通孔而与所述命令裸片通信。
9.根据权利要求1所述的装置,其中所述缓冲裸片经配置以与所述存储裸片堆叠中的所述缓冲裸片上方的存储裸片通信,且经配置以与所述存储裸片堆叠中的所述缓冲裸片下方的存储裸片通信。
10.根据权利要求1所述的装置,其进一步包含额外裸片以形成系统级封装装置。
11.一种存储装置,其包括:
存储裸片堆叠;
命令裸片,其与所述存储裸片堆叠相堆叠;
第一缓冲裸片,其堆叠在所述命令裸片与所述存储裸片堆叠中的下游存储裸片之间;以及
第二缓冲裸片,其堆叠在所述第一缓冲裸片与所述存储裸片堆叠中的另一下游存储裸片之间;
其中所述第一缓冲裸片和所述第二缓冲裸片经配置以中继存储信号。
12.根据权利要求11所述的存储装置,其中所述第一缓冲裸片经配置以在所述命令裸片与所述第二缓冲裸片之间串行地中继存储信号,且所述第二缓冲裸片经配置以在所述第一缓冲裸片与在所述第二缓冲裸片下游的所述存储裸片之间串行地中继信号。
13.根据权利要求11所述的存储装置,其中所述命令裸片经配置以与所述第一缓冲裸片和所述第二缓冲裸片两者并行地通信。
14.根据权利要求11所述的存储装置,其中所述缓冲裸片中的至少一者经配置以使用旁路穿硅通孔而与所述命令裸片通信。
15.根据权利要求14所述的存储装置,其中所述第二缓冲裸片经配置以使用旁路穿硅通孔而与所述命令裸片通信。
16.根据权利要求15所述的存储装置,其中所述第二缓冲裸片经配置以使用旁路穿硅通孔而与所述第一缓冲裸片通信。
17.一种存储装置,其包括:
存储裸片堆叠;
命令裸片,其与所述存储裸片堆叠相堆叠;
缓冲裸片,其堆叠在所述命令裸片与所述存储裸片堆叠中的下游存储裸片之间,其中所述缓冲裸片经配置以与所述命令裸片通信,且在所述命令裸片与所述存储裸片堆叠中的存储裸片之间中继信号;以及
电力调节电路,其在所述缓冲裸片中。
18.根据权利要求17所述的存储装置,其中所述电力调节电路包括电压升压电路。
19.根据权利要求17所述的存储装置,其中所述电力调节电路包括噪声降低电路。
20.一种方法,其包括:
在堆叠存储装置中的命令裸片与所述堆叠存储装置中的存储裸片之间传输信号;
使用缓冲裸片中继所述信号至少一次,其中所述缓冲裸片位于所述命令裸片与所述存储裸片之间的传输路径中的中间位置处。
21.根据权利要求20所述的方法,其中使用缓冲裸片中继所述信号至少一次包含:中继第一信号到所述存储裸片,其中所述存储裸片物理上在所述命令裸片下游且物理上在所述缓冲裸片下游。
22.根据权利要求20所述的方法,其中使用缓冲裸片中继所述信号至少一次包含:中继所述信号到所述存储裸片,其中所述存储裸片物理上在所述命令裸片下游且物理上在所述缓冲裸片上游。
23.根据权利要求20所述的方法,其中所述存储裸片包括多个存储裸片中的一者,且进一步包含排定待存储在所述堆叠存储装置中的数据的优先顺序,且将较低优先顺序数据存储在所述多个存储裸片中的一存储裸片中,所述存储裸片比所述多个存储裸片中存储有较高优先顺序数据的存储裸片距所述命令裸片远。
24.根据权利要求1所述的装置,其中所述命令裸片包含逻辑,所述逻辑经配置以操作所述存储裸片。
25.根据权利要求24所述的装置,其中所述命令裸片也经配置以充当存储裸片。
26.根据权利要求1所述的装置,其中所述命令裸片位于所述存储装置的上游端。
27.根据权利要求1所述的装置,其中所述命令裸片经配置以介接在所述存储裸片与处理器之间。
28.根据权利要求1所述的装置,其中所述命令裸片与所述存储裸片堆叠相堆叠。
29.根据权利要求1所述的装置,其中所述缓冲裸片堆叠在所述命令裸片与所述下游存储裸片之间。
30.根据权利要求1所述的装置,其中所述存储裸片堆叠包含位于所述命令裸片与所述缓冲裸片之间的上游存储裸片。
31.根据权利要求1所述的装置,其中所述缓冲裸片经配置以在下游方向上中继所述信号。
32.根据权利要求1所述的装置,其进一步包括在所述存储装置中的所述裸片中的至少两者之间的通信路径。
33.根据权利要求32所述的装置,其中所述通信路径包含电路以在所述存储装置中的所述裸片中的所述至少两者中的至少一者内通信。
34.根据权利要求32所述的装置,其中所述通信路径包括双向通信路径。
35.根据权利要求32所述的装置,其中所述通信路径包括单向通信路径。
36.根据权利要求1所述的装置,其中所述通信路径为在所述命令裸片与所述缓冲裸片之间的通信路径,且其中所述通信路径不包含经配置以与所述存储裸片堆叠的在所述命令裸片与所述缓冲裸片之间的任何存储裸片通信的连接。
37.根据权利要求1所述的装置,其中所述缓冲裸片包含电力调节电路。
38.根据权利要求1所述的装置,其中所述下游存储裸片包括多个下游存储裸片。
39.根据权利要求2所述的装置,其中所述命令裸片经配置以将第一层级信号发送到所述第一缓冲裸片,且其中所述第一缓冲裸片经配置以将第二层级信号发送到所述第二缓冲裸片。
40.根据权利要求39所述的装置,其进一步包括旁路穿硅通孔,其中所述第一层级信号是通过所述旁路穿硅通孔发送。
41.根据权利要求39所述的装置,其进一步包括旁路穿硅通孔,其中所述第二层级信号是通过所述旁路穿硅通孔发送。
42.根据权利要求39所述的装置,其中所述第二缓冲裸片经配置以将第三层级信号发送到另一下游存储裸片内的位置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/872,638 US8582373B2 (en) | 2010-08-31 | 2010-08-31 | Buffer die in stacks of memory dies and methods |
US12/872,638 | 2010-08-31 | ||
PCT/US2011/049957 WO2012030955A2 (en) | 2010-08-31 | 2011-08-31 | Buffer die in stacks of memory dies and methods |
Publications (2)
Publication Number | Publication Date |
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CN103140924A true CN103140924A (zh) | 2013-06-05 |
CN103140924B CN103140924B (zh) | 2016-07-06 |
Family
ID=45697120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201180047391.7A Active CN103140924B (zh) | 2010-08-31 | 2011-08-31 | 存储裸片堆叠中的缓冲裸片和方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US8582373B2 (zh) |
EP (1) | EP2612358B1 (zh) |
JP (1) | JP5701989B2 (zh) |
KR (1) | KR101737162B1 (zh) |
CN (1) | CN103140924B (zh) |
TW (1) | TWI496268B (zh) |
WO (1) | WO2012030955A2 (zh) |
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- 2011-08-31 TW TW100131326A patent/TWI496268B/zh active
- 2011-08-31 KR KR1020137007047A patent/KR101737162B1/ko active IP Right Grant
- 2011-08-31 WO PCT/US2011/049957 patent/WO2012030955A2/en active Application Filing
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |