KR20100040580A - 적층 메모리 소자 - Google Patents

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KR20100040580A
KR20100040580A KR1020080099778A KR20080099778A KR20100040580A KR 20100040580 A KR20100040580 A KR 20100040580A KR 1020080099778 A KR1020080099778 A KR 1020080099778A KR 20080099778 A KR20080099778 A KR 20080099778A KR 20100040580 A KR20100040580 A KR 20100040580A
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KR1020080099778A
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박재철
권기원
송이헌
박영수
김창정
김상욱
김선일
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성균관대학교산학협력단
삼성전자주식회사
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Abstract

고집적화가 용이한 적층 메모리 소자가 제공된다. 복수의 메모리층들은 메모리셀 어레이를 각각 포함하고, 서로 적층된다. 제 1 능동 회로부는 각 메모리셀에 대한 주소 정보를 처리한다. 적어도 하나의 제 2 능동 회로부는 상기 제 1 능동 회로부 상에 배치되고, 상기 제 1 능동 회로부로부터 처리된 신호들로부터 각 메모리셀에 대한 메모리 선택 신호를 생성한다.

Description

적층 메모리 소자{Stacked memory devices}
본 발명은 반도체 소자에 관한 것이고, 특히 다층 구조로 적층된 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 집적도를 높일 필요가 있다. 이러한 점에서, 메모리층들을 3차원으로 적층시켜 형성한 다층 구조의 메모리 소자가 고려되고 있다.
하지만, 다층 구조의 메모리 소자의 동작을 지원하기 위한 회로들의 배치가 용이하지 않아 집적도 증가에 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고집적화가 용이한 적층 메모리 소자를 제공하는 데 있다.
하지만 전술한 본 발명의 기술적 과제는 예시적으로 제시된 것이고, 본 발명이 이에 제한되지는 않는다.
본 발명의 일 형태에 따른 적층 메모리 소자가 제공된다. 복수의 메모리층들은 메모리셀 어레이를 각각 포함하고, 서로 적층된다. 제 1 능동 회로부(first active circuit unit)는 각 메모리셀에 대한 주소 정보를 수직 주소 정보 및 수평 주소 정보로 나누어 처리한다. 적어도 하나의 제 2 능동 회로부(second active circuit unit)는 상기 제 1 능동 회로부 상에 배치되고, 상기 제 1 능동 회로부로부터 처리된 신호들로부터 각 메모리셀에 대한 메모리 선택 신호를 생성한다.
상기 적층 메모리 소자의 일 예에 있어서, 상기 제 1 능동 회로부는 상기 수직 주소 정보를 디코딩하기 위한 레벨 디코더(level decoder) 및 상기 수평 주소 정보를 디코딩하기 위한 프리 디코더(pre-decoder)를 포함할 수 있다. 나아가, 상기 프리 디코더는 제 1 프리 디코더 및 제 2 프리 디코더를 포함할 수 있다.
상기 적층 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제 2 능동 회로부는 상기 복수의 메모리층들을 복수의 군들로 분할하여 관리하기 위해 각 군의 메모리층들 사이에 개재된 복수의 제 2 능동 회로부들을 포함할 수 있다.
상기 적층 메모리 소자의 다른 예에 있어서, 상기 제 1 능동 회로부는, 레벨 선택 신호를 생성하기 위한 레벨 디코더; 및 로우/칼럼 선택 신호를 생성하기 위한 프리 디코더를 포함할 수 있다. 상기 레벨 선택 신호는 상기 수직 주소 정보를 디코딩하여 생성하고, 상기 로우/칼럼 신호는 상기 수평 주소 정보를 디코딩하여 생성할 수 있다. 나아가, 상기 레벨 선택 신호는, 상기 복수의 제 2 능동 회로부들 중 적어도 하나에 대한 선택적 접근을 위한 디코더 선택 신호; 및 각 제 2 능동 회로부에 의해서 관리되는 상기 메모리층들 중 적어도 하나에 대한 선택적 접근을 위한 층 선택 신호를 포함할 수 있다.
상기 적층 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제 2 능동 회로부는 상기 제 1 능동 회로부로부터 처리된 신호들을 디코딩하기 위한 메인 디코더(main decoder)를 포함할 수 있다. 상기 메인 디코더는 동일 타입의 복수의 트랜지스터들로 구성될 수 있다. 나아가, 상기 제 1 능동 회로부에서 처리된 상기 수직 주소 정보 는 상기 복수의 트랜지스터들의 게이트에 입력되고, 상기 제 1 능동 회로부에서 처리된 상기 수평 주소 정보는 상기 복수의 트랜지스터들의 소오스 및 드레인 가운데 하나에 입력될 수 있다.
상기 적층 메모리 소자의 다른 예에 있어서, 상기 제 1 능동 회로부는 상기 복수의 메모리층들의 데이터 신호를 처리하기 위한 입출력 회로를 더 포함할 수 있다. 상기 입출력 회로는 상기 복수의 메모리층들에 공유로 연결되거나 또는 상기 적어도 하나의 제 2 능동 회로부에 공유로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 적층 메모리 소자가 제공된다. 메모리셀 어레이를 각각 포함하고, 서로 적층된 복수의 메모리층들이 제공된다. 제 1 능동 회로부는 각 메모리셀에 대한 수직 주소 정보를 디코딩하여 레벨 선택 신호를 생성하기 위한 레벨 디코더 및 각 메모리셀에 대한 수평 주소 정보를 디코딩하여 로우/칼럼 선택 신호를 생성하기 위한 프리 디코더를 포함한다. 제 2 능동 회로부는 상기 복수의 메모리층들을 복수의 군으로 나누어 관리하기 위해 상기 제 1 능동 회로부 상에 적층된다. 각 제 2 능동 회로부는 상기 레벨 선 택 신호 및 상기 로우/칼럼 선택 신호를 디코딩하여 메모리 선택 신호를 생성하기 위한 메인 디코더를 포함한다.
본 발명의 실시예들에 따른 적층 메모리 소자에 따르면, 메모리층들의 수가 늘어남에 따라 증가하게 되는 능동 회로부들의 상당 부분을 메모리층들 사이에 적층할 수 있다. 이에 따라, 능동 회로부들을 모두를 메모리층들 아래에 배치하는 경우에 비해서, 적층 메모리 소자가 차지하는 면적을 줄일 수 있다. 따라서, 이 실시예에 따른 적층 메모리 소자는 높은 집적도를 가질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술 분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉 하나 또는 그 이상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치(60)를 보여주는 평면도이다.
도 1을 참조하면, 기판(10) 상에 메모리부(10) 및 I/O 칩(40)이 제공될 수 있다. 메모리부(10)는 병렬 버스 라인(30)을 통해서 I/O 칩(40)에 접속되고 I/O 칩(40)은 직렬 버스 라인(25)을 통해서 마스터와 연결될 수 있다. 기판(10)은 실리콘 기판 외에, 비실리콘 기판, 예컨대 플라스틱, 유리, 세라믹 또는 비금속 기판을 사용할 수 있다.
도 2는 본 발명의 일 실시예에 따른 적층 메모리 소자를 보여주는 개략도이다. 도 3은 도 2의 적층 메모리 소자의 일부를 보여주는 사시도이다. 예를 들어, 이 실시예에 따른 적층 메모리 소자는 도 1의 메모리부(10)를 구성할 수 있다.
도 2 및 도 3을 참조하면, 복수의 메모리층들(110)이 서로 적층될 수 있다. 각 메모리층(110)은 메모리셀들(MC)의 어레이 구조를 포함할 수 있다. 비트 라인들(BL) 및 워드 라인들(WL)은 서로 교차하도록 제공될 수 있다. 메모리셀들(MC)은 비트 라인들(BL) 및 워드 라인들(WL)의 교차점(cross point)에 개재될 수 있다. 하지만, 이 실시예가 도 3의 메모리셀들(MC)의 배치에 제한되는 것은 아니다. 메모리셀들(MC)은 해당 메모리의 종류에 따라서 적절하게 변형될 수 있다.
메모리셀들(MC)은 다양한 형태의 메모리, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 알램(RRAM) 또는 피램(PRAM)으로 구성될 수 있다. 예를 들어, 메모리셀(MC)이 RRAM인 경우, 메모리셀(MC)은 비트 라인들(BL) 및 워드 라인들(WL) 사이에 가변 저항체 및 스위칭 소자(미도시)를 포함할 수 있다.
저장 정보의 위치를 지정하는 주소 정보는 제 1 능동 회로부(140) 및 제 2 능동 회로부들(160)을 순차적으로 거쳐서 각 메모리층(110) 내의 각 메모리셀에 대한 메모리 선택 신호로 변환될 수 있다. 예를 들어, 제 1 능동 회로부(140)는 각 메모리셀에 대한 주소 정보를 수직 주소 정보 및 수평 주소 정보로 나누어 처리할 수 있다. 제 2 능동 회로부들(160)은 제 1 능동 회로부(140)에서 처리된 수직 주소 정보 및 수평 주소 정보로부터 각 메모리셀에 대한 메모리 선택 신호를 생성할 수 있다.
제 1 능동 회로부(140)는 메모리층들(110) 내에 형성되지 않고 메모리층들(110)에 공유되도록 별도로 제공될 수 있다. 예를 들어, 제 1 능동 회로부(140)는 메모리층들(110)의 최하부에 제공될 수 있다. 제 2 능동 회로부들(160)은 메모리층들(110)을 복수의 군들로 나누어서 관리할 수 있도록, 각 군의 메모리층들(110) 사이에 개재될 수 있다.
예를 들어, 도 2는 네 개의 메모리층들(110)이 하나의 군을 이루어 하나의 제 2 능동 회로부(160)에 의해서 관리되는 예를 도시하고 있다. 하지만, 이 실시예가 이러한 예에 제한되는 것은 아니다. 한 군의 메모리층들(110)의 수는 적절하게 선택될 수 있고, 제 2 능동 회로부들(160)의 수도 이에 따라서 선택될 수 있다.
제 1 능동 회로부(140) 및 제 2 능동 회로부(160)는 주소 정보를 디코딩하기 위한 디코더 회로를 포함할 수 있다. 예를 들어, 제 1 능동 회로부(140)는 레벨 디코더(120) 및 프리 디코더(130)를 포함할 수 있다. 제 2 능동 회로부(160)는 메인 디코더(150)를 포함할 수 있다. 나아가, 제 1 능동 회로부(140) 및 제 2 능동 회로부(160)는 신호의 버퍼링 및 증폭을 위한 회로들을 더 포함할 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 제 2 능동 회로부(160)는 메인 디코더(150) 외에, 드라이버(156) 및 감지 증폭기(158)를 더 포함할 수 있다. 메인 디 코더(150)는 로우 디코더(152) 및/또는 칼럼 디코더(154)를 포함할 수 있다. 이 실시예의 변형된 예에서, 이러한 드라이버(156) 및/또는 감지 증폭기(158)가 제 1 능동 회로부(140) 내에 부가될 수도 있다.
레벨 디코더(120)는 수직 주소 정보를 디코딩하여 레벨 선택 신호를 생성할 수 있다. 레벨 선택 신호는 제 2 능동 회로부(160)들 중 적어도 하나에 대한 선택적 접근을 위한 디코더 선택 신호 및/또는 각 제 2 능동 회로부(160)에 의해서 관리되는 메모리층들(110) 중 적어도 하나에 대한 선택적 접근을 위한 층 선택 신호를 포함할 수 있다. 따라서, 디코더 선택 신호에 의해서 해당 제 2 능동 회로부(160)가 지정되고, 이어서 층 선택 신호에 의해서 해당 제 2 능동 회로부(160)에서 관리되는 메모리층들(110) 가운데 해당 메모리층(110)이 지정된다.
프리 디코더(130)는 수평 주소 정보를 디코딩하여 각 메모리층(110) 내의 해당 메모리셀의 로우/칼럼 선택 신호를 생성할 수 있다. 메인 디코더(150)는 레벨 선택 신호 및 로우/칼럼 선택 신호를 조합하여 각 메모리층(110) 내의 해당 메모리셀의 메모리 선택 신호를 생성할 수 있다.
이 실시예의 변형된 예에서, 레벨 디코더(120)는 디코더 선택 신호만 생성하고, 프리 디코더(130)가 로우/칼럼 선택 신호와 더불어 층 선택 신호를 같이 생성할 수도 있다. 즉, 프리 디코더(130)가 수평 주소 정보 외에도 수직 주소 정보의 일부를 처리할 수도 있다.
이 실시예에 따르면, 메모리층들(110)의 수가 늘어남에 따라 증가하게 되는 제 2 능동 회로부들(160)을 메모리층들(110) 사이에 적층할 수 있다. 이에 따라, 제 2 능동 회로부들(160)을 제 1 능동 회로부들(140)과 함께 메모리층들(110) 아래에 배치하게 됨에 따라서 바닥 면적이 늘어나는 것을 방지할 수 있다. 또한, 제 1 능동 회로부(140)를 제 2 능동 회로부들(160)에 공유로 연결함으로써, 제 2 능동 회로부들(160)이 커지는 것을 방지할 수 있다. 따라서, 이 실시예에 따른 적층 메모리 소자는 높은 집적도를 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 레벨 디코더(120)를 보여주는 회로도이다.
도 5를 참조하면, 레벨 디코더(120)는 낸드 소자들(122) 및 인버터 소자(124)들을 포함할 수 있다. 예를 들어, 각 낸드 소자(122) 및 각 인버터 소자(124)를 직렬 연결하여 앤드 로직을 구현할 수 있다. 레벨 디코더(120)는 수직 주소 정보를 디코딩하여 레벨 선택 신호(DVA[1]...DVA[2(N-M)])를 생성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 프리 디코더(130)를 보여주는 회로도이다.
도 6을 참조하면, 프리 디코더(130)는 낸드 소자들(132) 및 인버터 소자(134)들을 포함할 수 있다. 예를 들어, 각 낸드 소자(132) 및 각 인버터 소자(134)를 직렬 연결하여 앤드 로직을 구현할 수 있다. 프리 디코더(130)는 수평 주소 정보를 디코딩하여 로우/칼럼 신호(DHA[1] ... DHA[2M])를 생성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메인 디코더(150)를 보여주는 회로도이다.
도 7을 참조하면, 메인 디코더(150)는 낸드 소자들(152) 및 인버터 소자(154)들을 포함할 수 있다. 예를 들어, 각 낸드 소자(152) 및 각 인버터 소자(154)를 직렬 연결하여 앤드 로직을 구현할 수 있다. 메인 디코더(150)는 레벨 선택 신호(DVA[4j+1]...DVA[4j+4]) 및 로우/칼럼 신호(DHA[j])를 조합하여 디코딩하여 메모리 선택 신호(DADDR[i, 1, j] ... DADDR[i, 4, j])를 생성할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메인 디코더(150)를 보여주는 회로도이다.
도 8을 참조하면, 메인 디코더(150)는 복수의 트랜지스터들(156)을 포함할 수 있다. 트랜지스터들(156)은 동일 타입일 수 있고, 예컨대 NMOS 트랜지스터일 수 있다. 레벨 선택 신호(DVA[4j+1]...DVA[4j+4])는 트랜지스터들(156)의 게이트에 입력될 수 있다. 로우/칼럼 신호(DHA[i])는 트랜지스터들(156)의 일단, 예컨대 드레인에 입력될 수 있다. 이에 따라, 레벨 선택 신호(DVA[4j+1]...DVA[4j+4])와 로우/칼럼 신호(DHA[i])가 모두 하이 레벨인 경우에만 하이 레벨의 메모리 선택 신호(DDR[i, 1, j] ... DADDR[i, 4, j])를 소오스로 출력할 수 있다. 따라서, 메인 디코더(150a)는 트랜지스터들(156) 만으로 앤드 로직을 구현할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 메인 디코더(150)를 보여주는 회로도이다.
도 9를 참조하면, 메인 디코더(150)는 낸드 소자(152b) 및 인버터 소자(154b)를 포함할 수 있다. 메인 디코더(150)는 레벨 선택 신호(DVA[i])와 로우/칼럼 신호(DHA[j], BDHA[j])를 조합하여 디코딩하여 메모리 선택 신호(DADDR[i, j])를 출력할 수 있다.
도 10은 본 발명의 일 실시예에 따른 적층 메모리 소자에서 신호 전달을 보여주는 회로도이다.
도 10을 참조하면, 메인 디코더(150)는 메모리층들(110)을 홀수열과 짝수열로 나누어 관리할 수 있다. 레벨 디코더(120)로부터 생성된 레벨 선택 신호(DVA[4j+1] ... DVA[4j+4])가 메인 디코더(150)의 트랜지스터들(156)의 게이트에 입력된다. 프리 디코더(130)는 메인 디코더(150)의 트랜지스터들(156)의 드레인에 연결될 수 있다.
도 11은 본 발명의 일 실시예에 따른 입출력 회로를 보여주는 개략도이다.
도 11을 참조하면, 제 1 능동 회로부(140)는 입출력 회로(170)를 더 포함할 수 있다. 예를 들어, 입출력 회로(170)는 레벨 디코더(도 2의 120)가 없는 방향의 프리 디코더(130) 옆에 배치될 수 있다.
입출력 회로(170)는 메모리층들(110)에 공유로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 인접한 두 메모리층들(110)은 비트 라인들(BL)을 공유할 수 있다. 따라서, 입출력 회로(170)는 각 두 메모리층들(110)에 공유된 비트 라인들(BL)에 연결될 수 있다. 이에 따라, 입출력 신호는 입출력 회로(170)를 거쳐서 메모리층들(110)에 전달될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 입출력 회로를 보여주는 개략도이다. 이 실시예에 따른 입출력 회로는 도 11의 입출력 회로를 참조할 수 있고, 중복된 설명은 생략된다.
도 12를 참조하면, 입출력 회로(170)는 제 2 능동 회로부(160)의 메인 디코더(150)에 공유로 연결될 수 있다. 각 메인 디코더(150)는 그에 의해 관리되는 해당 메모리층들(110)에 연결될 수 있다. 이에 따라 입출력 신호는 입출력 회로(170)를 거쳐서 메인 디코더들(150)에 전달되고 이어서 메모리층들(110)에 전달될 수 있다. 이때, 입출력 신호는 각 메인 디코더(150)에 의해서 해당 메모리층들(110)로 동시에 연결되거나 또는 선택된 메모리층(110)으로만 연결할 수도 있다.
이 실시예에 따르면, 입출력 신호가 선택된 메인 디코더(150)를 통해서 선택된 메모리층(110)으로만 전달될 수 있고, 따라서 입출력 신호의 손실이 적다. 따라서, 입출력 신호가 미약한 경우에도 큰 손실이 없이 전달될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이다.
도 13을 참조하면, 복수의 메모리 블록들(MB)이 어레이 형태로 제공될 수 있다. 각 메모리 블록(MB)은 도 2의 적층 메모리 소자에 대응될 수 있다. 레벨 디코더(120)는 메모리 블록들(MB)에 공유될 수 있다. 프리 디코더들(130)은 메모리 블록들(MB)의 메모리층들(110)의 최하부에 배치될 수 있다. 메인 디코더들(150)은 메모리 블록들(MB)에서 동일 레벨에 대해서 동일한 배치를 가질 수 있다.
도 14는 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이다. 이 실시예에 따른 적층 메모리 소자는 도 2 내지 도 12의 적층 메모리 소자들을 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 14를 참조하면, 제 2 능동 회로부들(160)은 메모리층들(110)과 동일 레벨 에 배치될 수 있다. 예를 들어, 각 제 2 능동 회로부(160)는 그와 동일 레벨에 있는 해당 메모리층(110)의 양편에 한 쌍의 메인 디코더들(150)을 포함할 수 있다.
이 실시예에서, 메인 디코더들(150)이 메모리층들(110)과 동일 레벨에 제공되기 때문에, 하나의 메인 디코더(150)를 선택해서 그와 동일 레벨의 해당 메모리층(110)을 선택할 수 있다. 따라서, 레벨 선택 신호는 층 선택 신호 없이 디코더 선택 신호만 포함할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이다. 이 실시예에 따른 적층 메모리 소자는 도 2 내지 도 12의 적층 메모리 소자들을 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 15를 참조하면, 각 제 2 능동 회로부(160)는 메인 디코더(150) 및 드라이버(157)를 포함할 수 있다. 드라이버들(157)은 레벨 디코더(120)와 메인 디코더들(150) 사이에 개재될 수 있다. 드라이버들(157)은 메인 디코더들(150)과 동일 레벨에 배치될 수 있다.
드라이버들(157)은 레벨 디코더(120)에서 생성된 레벨 선택 신호를 버퍼링하는 역할을 할 수 있다. 드라이버들(157)이 메인 디코더들(150)과 같은 수로 배치될 수 있기 때문에, 각 드라이버(157)의 용량은 적절한 크기로 제어될 수 있다. 하지만, 만일, 드라이버들(157)을 레벨 디코더(120) 내에 전부 배치하게 되면, 레벨 디코더(120)의 크기가 커지는 문제가 있다. 따라서, 이 실시예에 따르면, 레벨 디코더(120)의 크기를 크게 하지 않으면서, 레벨 선택 신호를 효과적으로 버퍼링할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이다. 이 실시예에 따른 적층 메모리 소자는 도 15의 적층 메모리 소자들을 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 16을 참조하면, 메모리 블록들(MB)이 어레이 구조로 제공될 수 있다. 각 메모리 블록(MB)은 도 15의 적층 메모리 소자를 참조할 수 있다. 다만, 메모리 블록들(MB) 사이에는 드라이버(157) 대신에 리피터(159)를 배치할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이다. 이 실시예에 따른 적층 메모리 소자는 도 13의 적층 메모리 소자들을 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 17을 참조하면, 각 프리 디코더(130)는 제 1 프리 디코더(132) 및 제 2 프리 디코더(134)를 포함할 수 있다. 각 제 2 프리 디코더(134)는 각 메모리 블록(MB)의 메모리층들(110)의 최하부에 배치될 수 있다. 제 1 프리 디코더(132)는 제 2 프리 디코더들(134)에 공유될 수 있다. 따라서, 수평 주소 정보 중 메모리 블록들(MB)에 공통된 정보는 제 1 프리 디코더(132)에서 디코딩되고, 나머지 개별적인 정보는 제 2 프리 디코더들(134)에서 디코딩될 수 있다.
이 실시예에 따르면, 메모리 블록(MB)마다 배치되는 제 2 프리 디코더(134)의 용량을 줄일 수 있다. 따라서, 제 2 프리 디코더(134)의 크기 때문에 메모리 블록들(MB)이 커지는 것을 막아줄 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 실시예들에 따른 메모리 칩을 보여주는 평면도이고;
도 2는 본 발명의 일 실시예에 따른 적층 메모리 소자를 보여주는 개략도이고;
도 3은 도 2의 적층 메모리 소자의 일부를 보여주는 사시도이고;
도 4는 본 발명의 일 실시예에 따른 제 2 능동 회로부를 보여주는 블록도이고;
도 5는 본 발명의 일 실시예에 따른 레벨 디코더를 보여주는 회로도이고;
도 6은 본 발명의 일 실시예에 따른 프리 디코더를 보여주는 회로도이고;
도 7은 본 발명의 일 실시예에 따른 메인 디코더를 보여주는 회로도이고;
도 8은 본 발명의 다른 실시예에 따른 메인 디코더를 보여주는 회로도이고;
도 9는 본 발명의 또 다른 실시예에 따른 메인 디코더를 보여주는 회로도이고;
도 10은 본 발명의 일 실시예에 따른 적층 메모리 소자에서 신호 전달을 보여주는 회로도이고;
도 11은 본 발명의 일 실시예에 따른 입출력 회로를 보여주는 개략도이고;
도 12는 본 발명의 다른 실시예에 따른 입출력 회로를 보여주는 개략도이고;
도 13은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이고;
도 14는 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도 이고;
도 15는 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이고;
도 16은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이고; 그리고
도 17은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 개략도이다.

Claims (19)

  1. 메모리셀 어레이를 각각 포함하고, 서로 적층된 복수의 메모리층들;
    각 메모리셀에 대한 주소 정보를 수직 주소 정보 및 수평 주소 정보로 나누어 처리하기 위한 제 1 능동 회로부;
    상기 제 1 능동 회로부 상에 배치되고, 상기 제 1 능동 회로부로부터 처리된 신호들로부터 각 메모리셀에 대한 메모리 선택 신호를 생성하기 위한 적어도 하나의 제 2 능동 회로부를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 능동 회로부는 상기 수직 주소 정보를 디코딩하기 위한 레벨 디코더 및 상기 수평 주소 정보를 디코딩하기 위한 프리 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  3. 제 2 항에 있어서, 상기 프리 디코더는 제 1 프리 디코더 및 제 2 프리 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 제 2 능동 회로부는 상기 복수의 메모리층들을 복수의 군들로 분할하여 관리하기 위해 각 군의 메모리층들 사이에 개재된 복수의 제 2 능동 회로부들을 포함하는 것을 특징으로 하는 적층 메모리 소자.
  5. 제 4 항에 있어서, 상기 제 1 능동 회로부는,
    레벨 선택 신호를 생성하기 위한 레벨 디코더; 및
    로우/칼럼 선택 신호를 생성하기 위한 프리 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  6. 제 5 항에 있어서, 상기 레벨 선택 신호는 상기 수직 주소 정보를 디코딩하여 생성하고, 상기 로우/칼럼 신호는 상기 수평 주소 정보를 디코딩하여 생성하는 것을 특징으로 하는 적층 메모리 소자.
  7. 제 5 항에 있어서, 상기 레벨 선택 신호는,
    상기 복수의 제 2 능동 회로부들 중 적어도 하나에 대한 선택적 접근을 위한 디코더 선택 신호; 및
    각 제 2 능동 회로부에 의해서 관리되는 상기 메모리층들 중 적어도 하나에 대한 선택적 접근을 위한 층 선택 신호를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  8. 제 1 항에 있어서, 상기 적어도 하나의 제 2 능동 회로부는 상기 복수의 메모리층들과 같은 레벨로 배치된 복수의 제 2 능동 회로부들을 포함하는 것을 특징으로 하는 적층 메모리 소자.
  9. 제 1 항에 있어서, 상기 적어도 하나의 제 2 능동 회로부는 상기 제 1 능동 회로부로부터 처리된 신호들을 디코딩하기 위한 메인 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  10. 제 9 항에 있어서, 상기 메인 디코더는 로우 디코더 및 칼럼 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  11. 제 9 항에 있어서, 상기 적어도 하나의 제 2 능동 회로부는 상기 메모리 셀 어레이로부터 읽어낸 정보를 증폭하기 위한 감지 증폭기를 더 포함하는 것을 특징으로 하는 적층 메모리 소자.
  12. 제 9 항에 있어서, 상기 적어도 하나의 제 2 능동 회로부는 상기 제 1 능동 회로부 및 상기 메인 디코더 사이에 드라이버를 더 포함하는 것을 특징으로 하는 적층 메모리 소자.
  13. 제 9 항에 있어서, 상기 메인 디코더는 동일 타입의 복수의 트랜지스터들로 구성된 것을 특징으로 하는 적층 메모리 소자.
  14. 제 13 항에 있어서, 상기 제 1 능동 회로부에서 처리된 상기 수직 주소 정보 는 상기 복수의 트랜지스터들의 게이트에 입력되고, 상기 제 1 능동 회로부에서 처리된 상기 수평 주소 정보는 상기 복수의 트랜지스터들의 드레인에 입력된 것을 특징으로 하는 적층 메모리 소자.
  15. 제 1 항에 있어서, 상기 제 1 능동 회로부는 상기 복수의 메모리층들의 데이터 신호를 처리하기 위한 입출력 회로를 더 포함하고,
    상기 입출력 회로는 상기 복수의 메모리층들에 공유로 연결된 것을 특징으로 하는 적층 메모리 소자.
  16. 제 1 항에 있어서, 상기 제 1 능동 회로부는 상기 복수의 메모리층들의 데이터 신호를 처리하기 위한 입출력 회로를 더 포함하고,
    상기 입출력 회로는 상기 적어도 하나의 제 2 능동 회로부에 공유로 연결된 것을 특징으로 하는 적층 메모리 소자.
  17. 제 1 항에 있어서, 상기 메모리셀은 RRAM 소자를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  18. 메모리셀 어레이를 각각 포함하고, 서로 적층된 복수의 메모리층들;
    각 메모리셀에 대한 수직 주소 정보를 디코딩하여 레벨 선택 신호를 생성하기 위한 레벨 디코더 및 각 메모리셀에 대한 수평 주소 정보를 디코딩하여 로우/칼 럼 선택 신호를 생성하기 위한 프리 디코더를 포함하는 제 1 능동 회로부;
    상기 복수의 메모리층들을 복수의 군으로 나누어 관리하기 위해 상기 제 1 능동 회로부 상에 적층된 복수의 제 2 능동 회로부들을 포함하고, 각 제 2 능동 회로부는 상기 레벨 선택 신호 및 상기 로우/칼럼 선택 신호를 디코딩하여 메모리 선택 신호를 생성하기 위한 메인 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  19. 제 18 항에 있어서, 상기 복수의 제 2 능동 회로부들은 각 군의 메모리층들 사이에 개재된 것을 특징으로 하는 적층 메모리 소자.
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