JP2010092580A - 積層メモリ素子 - Google Patents
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Abstract
【課題】積層メモリ素子を提供する。
【解決手段】メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも1層が複数のメモリ層のうち、他の1層の上に積層される複数のメモリ層と、メモリセルのうち、少なくとも1つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理するための第1能動回路部と、第1能動回路部によって処理された信号に基づいて、メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成するための少なくとも1つの第2能動回路部とを具備する積層メモリ素子である。
【選択図】図2
【解決手段】メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも1層が複数のメモリ層のうち、他の1層の上に積層される複数のメモリ層と、メモリセルのうち、少なくとも1つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理するための第1能動回路部と、第1能動回路部によって処理された信号に基づいて、メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成するための少なくとも1つの第2能動回路部とを具備する積層メモリ素子である。
【選択図】図2
Description
本発明は、半導体素子に係り、特に、多層構造に積層されたメモリ素子に関する。
半導体製品は、一般的に、その体積が次第に小さくなりつつも、高容量のデータ処理を必要としている。これによって、このような半導体製品に使われる不揮発性メモリ素子の集積度を高める必要がある。このような点で、メモリ層を三次元に積層させて形成した多層構造のメモリ素子が考慮されている。
しかし、多層構造のメモリ素子の動作を支援するための回路の配置が容易ではなく、集積度増大に限界がある。
本発明が解決しようとする課題は、多層構造のメモリ素子の動作を支援するための回路の配置が容易ではなく、集積度増大に限界があるところに対応するものである。
本発明の一構成によれば、積層メモリ素子は、メモリセルアレイをそれぞれ備するとともに、複数のメモリ層のうち、少なくとも1層が前記複数のメモリ層のうち、他の1層の上に積層される前記複数のメモリ層、メモリセルのうち、少なくとも1つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理するための第1能動回路部、及び前記第1能動回路部によって処理された信号に基づいて、前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成するための少なくとも1つの第2能動回路部を具備する。
一構成において、前記第1能動回路部は、前記垂直アドレス情報をデコーディングするためのレベルデコーダ、及び前記水平アドレス情報をデコーディングするためのプリデコーダを具備する。
一構成において、前記プリデコーダは、第1プリデコーダ、及び第2プリデコーダを具備する。
一構成において、前記少なくとも1つの第2能動回路部は、前記複数のメモリ層を複数のグループに分割して管理するために、前記複数のメモリ層の前記グループの間に介在される複数の第2能動回路部を具備する。
一構成において、前記第1能動回路部は、レベル選択信号を生成するためのレベルデコーダ、及びロウ/カラム選択信号を生成するためのプリデコーダを具備する。
一構成において、前記レベル選択信号は、前記垂直アドレス情報をデコーディングして生成され、前記ロウ/カラム選択信号は、前記水平アドレス情報をデコーディングして生成される。
一構成において、前記レベル選択信号は、前記複数の第2能動回路部のうち、少なくとも一つに対して選択的アクセスのためのデコーダ選択信号と、複数のメインデコーダのうち、少なくとも一つによって管理される前記メモリ層のうち、少なくとも1層に選択的アクセスのための層選択信号を具備する。
一構成において、前記少なくとも1つの第2能動回路部は、前記複数のメモリ層と同じレベルに設けられた複数のメインデコーダを具備する。
一構成において、前記少なくとも1つの第2能動回路部は、前記第1能動回路部から処理された信号をデコーディングするためのメインデコーダを具備する。
一構成において、前記メインデコーダは、ロウデコーダ及びカラムデコーダを具備する。
一構成において、前記少なくとも1つの第2能動回路部は、前記メモリセルアレイから読み取った情報を増幅するための感知増幅器をさらに具備する。
一構成において、前記少なくとも1つの第2能動回路部は、前記第1能動回路部から生成されるとともに、前記メインデコーダから受信された信号をバッファリングするためのドライバをさらに具備する。
一構成において、前記メインデコーダは、同一タイプの複数のトランジスタから構成される。
一構成において、前記第1能動回路部で処理された前記垂直アドレス情報は、前記複数のトランジスタのゲートに入力され、前記第1能動回路部で処理された前記水平アドレス情報は、前記複数のトランジスタのドレインに入力される。
一構成において、前記第1能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備し、前記入出力回路は、前記複数のメモリ層によって共有される。
一構成において、前記第1能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備し、前記入出力回路は、前記少なくとも1つの第2能動回路部によって共有される。
一構成において、前記メモリセルは抵抗変化型(resistive)RAM(random-access memory)素子を具備する。
本発明の一構成によれば、積層メモリ素子は、メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも1層が前記複数のメモリ層のうち、他の1層の上に積層される前記複数のメモリ層と、レベルデコーダ及びプリデコーダを備えるとともに、前記レベルデコーダは、メモリセルのうち、少なくとも1つの垂直アドレス情報をデコーディングしてレベル選択信号を生成し、かつ、前記プリデコーダは、前記メモリセルのうち、少なくとも1つの水平アドレス情報をデコーディングしてロウ/カラム選択信号を生成する第1能動回路部、及び前記複数のメモリ層を複数のグループに分類及び管理するために、第1能動回路部上に積層された複数の第2能動回路部を具備してなり、前記第2能動回路部は、それぞれ前記レベル選択信号及び前記ロウ/カラム選択信号をデコーディングしてメモリ選択信号を生成するメインデコーダを具備する。
一構成において、前記少なくとも1つの第2能動回路部は、それぞれ各グループのメモリ層間に介在される。
一構成において、積層メモリ素子のアクセス方法は、メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも1層が前記複数のメモリ層のうち、他の1層の上に積層される前記複数のメモリ層を提供する段階と、第1能動回路部でメモリセルのうち、少なくとも1つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理する段階と、前記分類して処理する段階によって処理された信号に基づいて、第2能動回路部から前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成する段階とを具備する。
一構成において、積層メモリ素子のアクセス方法は、前記第1能動回路部でレベル選択信号及びロウ/カラム選択信号を生成する段階をさらに具備するとともに、前記レベル選択信号は、前記垂直アドレス情報をデコーディングすることによって生成され、前記ロウ/カラム選択信号は、前記水平アドレス情報をデコーディングすることによって生成される。
一構成において、積層メモリ素子のアクセス方法は、前記第1回路部によって生成され、前記少なくとも1つの第2回路部によって受信される信号をバッファリングする段階を具備する。
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に明らかにするために提供されるだけのものである。図面において、構成要素は、説明の便宜のためにそのサイズが誇張されていることがある。
本発明の実施形態において、用語は、当該技術分野で一般的に知られている意味を有することができる。例えば、「少なくとも一つ」は、最小限一つ、すなわち一つまたはそれ以上の数を意味し、「一つまたは複数」とも同じ意味で使われてもよい。
図1は、本発明の実施形態によるメモリ装置60を示す平面図である。
図1を参照すれば、基板10上に、メモリ部20及びI/Oチップ40が提供され得る。メモリ部20は、並列バスライン30を介してI/Oチップ40に接続され、I/Oチップ40は、直列バスライン25を介してマスター50と連結されてもよい。基板10は、シリコン基板以外に、非シリコン基板、例えば、プラスチック、ガラス、セラミックまたは非金属基板を使用できる。
図2は、本発明の一実施形態による積層メモリ素子を示す概略図である。図3は、図2の積層メモリ素子の一部を示す斜視図である。例えば、この実施形態による積層メモリ素子は、図1のメモリ部20を構成できる。
図2及び図3を参照すれば、複数のメモリ(MEMORY)層110が互いに積層され得る。各メモリ層110は、メモリセルMCのアレイ構造を備えることができる。ビットラインBL及びワードラインWLは、互いに交差するように提供されてもよい。メモリセルMCは、ビットラインBL及びワードラインWLの交差点(cross point)に介在されてもよい。しかし、この実施形態が図3のメモリセルMCの配置に制限されるものではない。メモリセルMCは、メモリの種類によって変形されてもよい。
メモリセルMCは、多様な形態のメモリ、例えば、DRAM(dynamic random-access memory)、SRAM(static random-access memory)、フラッシュ(flash)、RRAM(resistive random-access memory)、またはPRAM(phase change random-access memory)によって構成されてもよい。例えば、メモリセルMCがRRAMである場合、メモリセルMCは、ビットラインBL及びワードラインWL間に、可変抵抗体及びスイッチング素子(図示せず)を備えることができる。
保存情報の位置を指定するアドレス情報は、第1能動回路部140及び第2能動回路部160を順次に経て、各メモリ層110内の各メモリセルに対するメモリ選択信号に変換されてもよい。例えば、第1能動回路部140は、各メモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分けて処理できる。第2能動回路部160は、第1能動回路部140で処理された垂直アドレス情報及び水平アドレス情報から、各メモリセルに対するメモリ選択信号を生成できる。
第1能動回路部140は、メモリ層110内に形成されずに、メモリ層110に共有されるように別途に提供されてもよい。例えば、第1能動回路部140は、メモリ層110の最下部に提供されてもよい。第2能動回路部160は、メモリ層110を複数のグループに分けて管理できるように、各グループのメモリ層110間に介在されてもよい。
例えば、図2は、4つのメモリ層110が1つのグループをなし、第2能動回路部160のうち、一つによって管理される例を図示している。しかし、この実施形態がこのような例に制限されるものではない。1グループのメモリ層110の数は適切に選択され、第2能動回路部160の数も、それによって選択されてもよい。
第1能動回路部140及び第2能動回路部160は、アドレス情報をデコーディングするためのデコーダ回路を備えることができる。例えば、第1能動回路部140は、レベルデコーダ120及びプリデコーダ130を備えることができる。第2能動回路部160は、メインデコーダ150を備えることができる。さらに、第1能動回路部140及び第2能動回路部160は、信号のバッファリング及び増幅のための回路をさらに備えることができる。
図4は、図2に図示された第2能動回路部160に係る実施形態である。例えば、図3及び図4に図示されたように、第2能動回路部160またはメインデコーダ150は、ロウデコーダ152及び/またはカラムデコーダ154を備えることができる。図4に図示されたように、第2能動回路部160は、メインデコーダ150以外に、ドライバ157及び感知増幅器158をさらに備えることができる。図4に図示されたように、ロウデコーダ152及び/またはカラムデコーダ154が、メインデコーダ150の内部に設けてもよい。変形された例で、ドライバ157及び/または感知増幅器158が第1能動回路部140内に付加されてもよい。
図2で、レベルデコーダ120は、垂直アドレス情報をデコーディングし、レベル選択信号を生成できる。レベル選択信号は、第2能動回路部160のうち、少なくとも一つに対して、選択的アクセスのためのデコーダ選択信号、及び/または各第2能動回路部160によって管理されるメモリ層110のうち、少なくとも一つに対して、選択的アクセスのための層選択信号を含むことができる。従って、デコーダ選択信号によって当該第2能動回路部160が指定され、次に、層選択信号によって当該第2能動回路部160で管理されるメモリ層110のうち、当該メモリ層110が指定される。
図2を参照すれば、プリデコーダ130は、水平アドレス情報をデコーディングし、各メモリ層110内の当該メモリセルのためのロウ/カラム選択信号を生成できる。メインデコーダ150は、レベル選択信号及びロウ/カラム選択信号を組み合わせ、各メモリ層110内の当該メモリセルのメモリ選択信号を生成できる。例えば、メインデコーダ150のうち一つは、メインデコーダ150によって管理されるメモリ層110のグループのうち、当該メモリ層110からメモリセルを選択できる。
この実施形態の変形された例で、レベルデコーダ120は、デコーダ選択信号だけ生成し、プリデコーダ130が、ロウ/カラム選択信号とともに、層選択信号を生成することもできる。その結果、プリデコーダ130が水平アドレス情報以外にも、垂直アドレス情報の一部を処理することもできる。
この実施形態によれば、メモリ層110の数が増えることによって増加するようになる第2能動回路部160を、メモリ層110間に積層することができる。これによって、第2能動回路部160を、第1能動回路部140と共にメモリ層110の下に設けることによって、底面積が拡大することを防止できる。また、第1能動回路部140を第2能動回路部160に共有して連結することによって、第2能動回路部160が大きくなることを防止できる。従って、この実施形態による積層メモリ素子は、高い集積度を有することができる。
図5は、本発明の一実施形態によるレベルデコーダ120を示す回路図である。
図5を参照すれば、レベルデコーダ120は、NAND素子122及びインバータ素子124を備えることができる。例えば、各NAND素子122及び各インバータ素子124を直列連結し、ANDロジックを具現できる。レベルデコーダ120は、垂直アドレス情報をデコーディングし、レベル選択信号DVA[1] … DVA[2(N−M)]を生成できる。
図6は、本発明の一実施形態によるプリデコーダ130を示す回路図である。
図6を参照すれば、プリデコーダ130は、NAND素子132’及びインバータ素子134’を備えることができる。例えば、各NAND素子132’及び各インバータ素子134’を直列連結し、ANDロジックを具現できる。プリデコーダ130は、水平アドレス情報をデコーディングし、ロウ/カラム選択信号DHA[1] … DHA[2M]を生成できる。
図7は、本発明の一実施形態によるメインデコーダ150を示す回路図である。
図7を参照すれば、メインデコーダ150は、NAND素子152a及びインバータ素子154aを備えることができる。例えば、各NAND素子152a及び各インバータ素子154aを直列連結し、ANDロジックを具現できる。メインデコーダ150は、レベル選択信号DVA[4j+1] … DVA[4j+4)]及びロウ/カラム選択信号DHA[j]を組み合わせてデコーディングし、メモリ選択信号DADDR[i,1,j] … DADDR[i,4,j])を生成できる。
図8は、本発明の他の実施形態によるメインデコーダ150を示す回路図である。
図8を参照すれば、メインデコーダ150は、複数のトランジスタ156を備えることができる。トランジスタ156は、同一タイプであって、例えば、NMOSトランジスタであってもよい。レベル選択信号DVA[4j+1] … DVA[4j+4]は、トランジスタ156のうち、1つのゲートに入力され得る。ロウ/カラム選択信号DHA[i]は、トランジスタ156の一端、例えば、ドレインに入力され得る。これによって、レベル選択信号DVA[4j+1] … DVA[4j+4]と、ロウ/カラム選択信号DHA[i]とがいずれもハイレベルである場合にのみ、ハイレベルのメモリ選択信号DDR[i,1,j] … DADDR[i,4,j])を当該トランジスタ156の他端、またはソースに出力できる。従って、メインデコーダ150は、トランジスタ156のみでANDロジックを具現できる。
図9は、本発明の他の実施形態によるメインデコーダ150を示す回路図である。
図9を参照すれば、メインデコーダ150は、NAND素子152b及びインバータ素子154bを備えることができる。メインデコーダ150は、レベル選択信号DVA[i]と、ロウ/カラム選択信号DHA[j],BDHA[j]を組み合わせてデコーディングし、メモリ選択信号DADDR[i,j]を出力できる。
図10は、本発明の一実施形態による積層メモリ素子での信号伝達を示す回路図である。
図10を参照すれば、メインデコーダ150は、メモリ層110を奇数列と偶数列とに分けて管理できる。レベルデコーダ120から生成されたレベル選択信号DVA[4j+1] … DVA[4j+4]がメインデコーダ150のトランジスタ156のゲートに入力される。プリデコーダ130は、メインデコーダ150のトランジスタ156のドレインに連結されてもよい。
図11は、本発明の一実施形態による入出力回路を示す概略図である。
図11を参照すれば、第1能動回路部140は、入出力回路170をさらに備えることができる。例えば、入出力回路170は、レベルデコーダ120(図2)のない方向のプリデコーダ130脇に設けてもよい。
入出力回路170は、メモリ層110に共有して連結されてもよい。例えば、図3に図示されたように、隣接した2つのメモリ層110は、ビットラインBLを共有できる。従って、入出力回路170は、各2つのメモリ層110に共有されたビットラインBLに連結されてもよい。これによって、入出力信号は、入出力回路170を経てメモリ層110に伝達されてもよい。
図12は、本発明の他の実施形態による入出力回路を示す概略図である。この実施形態による入出力回路の構成要素及び/または動作は、図11の入出力回路と類似しており、以下で重複説明は省略する。
図12を参照すれば、入出力回路170は、第2能動回路部160のメインデコーダ150に共有して連結されてもよい。各メインデコーダ150は、それによって管理される当該メモリ層110に連結されてもよい。これによって入出力信号は、入出力回路170を経てメインデコーダ150に伝達され、次に、メモリ層110に伝達されることができる。このとき、入出力信号は、各メインデコーダ150によって、当該メモリ層110に同時に連結されたり、または選択されたメモリ層110にのみ連結されてもよい。
この実施形態によれば、入出力信号が選択されたメインデコーダ150を介して選択されたメモリ層110にのみ伝えられ、そのため、入出力信号の損失が少ない。従って、入出力信号が微弱な場合にも、実質的な損失なくして伝えられることができる。
図13は、本発明の他の実施形態による積層メモリ素子を示す概略図である。
図13を参照すれば、複数のメモリブロックMBがアレイ形態で提供され得る。各メモリブロックMBは、図2の積層メモリ素子に対応してもよい。レベルデコーダ120は、メモリブロックMBに共有されてもよい。プリデコーダ130は、メモリブロックMBのメモリ層110の最下部に設けてもよい。メインデコーダ150は、メモリブロックMBで、同一レベルに対して同じ配置を有することができる。
図14は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び/または動作は、図2ないし図12の積層メモリ素子を参照できる。
図14を参照すれば、第2能動回路部160は、メモリ層110と同一レベルに設けてもよい。例えば、各第2能動回路部160は、それと同一レベルにある当該メモリ層110の両側にある1対のメインデコーダ150を備えることができる。
この実施形態で、メインデコーダ150がメモリ層110と同一レベルに提供されるために、1つのメインデコーダ150を選択し、それと同一レベルの当該メモリ層110を選択できる。従って、レベル選択信号は、層選択信号なしにデコーダ選択信号だけ含むことができる。
図15は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び/または動作は、図2ないし図12の積層メモリ素子と類似しており、以下で重複説明は省略する。
図15を参照すれば、各第2能動回路部160は、メインデコーダ150及びドライバ157を備えることができる。ドライバ157は、レベルデコーダ120とメインデコーダ150との間に介在されてもよい。ドライバ157は、メインデコーダ150と同一レベルに設けてもよい。
ドライバ157は、レベルデコーダ120で生成されたレベル選択信号をバッファリングする役割を行うことができる。ドライバ157がメインデコーダ150と同数で設けてもよいために、各ドライバ157の容量は、適切なサイズに制御されてもよい。しかし、もしドライバ157をレベルデコーダ120内に全部設けるようになれば、レベルデコーダ120のサイズが大きくなる問題がある。従って、この実施形態によれば、レベルデコーダ120のサイズを大きくせずに、レベル選択信号を効果的にバッファリングできる。
図16は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び/または動作は、図15の積層メモリ素子を参照でき、従って、重複された説明は省略する。
図16を参照すれば、メモリブロックMBがアレイ構造に提供されてもよい。各メモリブロックMBは、図15の積層メモリ素子を参照できる。ただし、メモリブロックMB間には、ドライバ157の代わりに、リピータ159を設けてもよい。
図17は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び/または動作は、図13の積層メモリ素子を参照でき、従って、重複された説明は省略する。
図17を参照すれば、各プリデコーダ130は、第1プリデコーダ132及び第2プリデコーダ134を備えることができる。各第2プリデコーダ134は、各メモリブロックMBのメモリ層110の最下部に設けてもよい。第1プリデコーダ132は、第2プリデコーダ134に共有されてもよい。従って、水平アドレス情報のうち、メモリブロックMBに共通した情報は、第1プリデコーダ132でデコーディングされ、残りの個別的な情報は、第2プリデコーダ134でデコーディングされてもよい。
この実施形態によれば、メモリブロックMBごとに設けられる第2プリデコーダ134の容量を減らすことができる。従って、第2プリデコーダ134のサイズのためにメモリブロックMBが大きくなることを防止することができる。
発明の特定実施形態に係わる以上の説明は、例示及び説明を目的に提供されている。従って、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内において当該分野の当業者によって、前記実施形態を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であることは明白である。
10・・・基板
20・・・メモリ部
25・・・直列バスライン
30・・・並列バスライン
40・・・I/Oチップ
50・・・マスター
60・・・メモリ装置
110・・・メモリ層
120・・・レベルデコーダ
122,132’,152a,152b・・・NAND素子
124,134’,154a,154b・・・インバータ素子
130・・・プリデコーダ
132・・・第1プリデコーダ
134・・・第2プリデコーダ
140・・・第1能動回路部
150・・・メインデコーダ
152・・・ロウデコーダ
154・・・カラムデコーダ
156・・・トランジスタ
157・・・ドライバ
158・・・感知増幅器
159・・・リピータ
160・・・第2能動回路部
170・・・入出力回路
BL・・・ビットライン
MB・・・メモリブロック
MC・・・メモリセル
WL・・・ワードライン
20・・・メモリ部
25・・・直列バスライン
30・・・並列バスライン
40・・・I/Oチップ
50・・・マスター
60・・・メモリ装置
110・・・メモリ層
120・・・レベルデコーダ
122,132’,152a,152b・・・NAND素子
124,134’,154a,154b・・・インバータ素子
130・・・プリデコーダ
132・・・第1プリデコーダ
134・・・第2プリデコーダ
140・・・第1能動回路部
150・・・メインデコーダ
152・・・ロウデコーダ
154・・・カラムデコーダ
156・・・トランジスタ
157・・・ドライバ
158・・・感知増幅器
159・・・リピータ
160・・・第2能動回路部
170・・・入出力回路
BL・・・ビットライン
MB・・・メモリブロック
MC・・・メモリセル
WL・・・ワードライン
Claims (23)
- メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも1層が前記複数のメモリ層のうち、他の1層の上に積層される前記複数のメモリ層と、
メモリセルのうち、少なくとも1つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理するための第1能動回路部と、
前記第1能動回路部によって処理された信号に基づいて、前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成するための少なくとも1つの第2能動回路部とを具備することを特徴とする積層メモリ素子。 - 前記第1能動回路部は、
前記垂直アドレス情報をデコーディングするためのレベルデコーダと、
前記水平アドレス情報をデコーディングするためのプリデコーダとを具備することを特徴とする請求項1に記載の積層メモリ素子。 - 前記プリデコーダは、
第1プリデコーダと、
第2プリデコーダとを具備することを特徴とする請求項2に記載の積層メモリ素子。 - 前記少なくとも1つの第2能動回路部は、前記複数のメモリ層を複数のグループに分割して管理するために、前記複数のメモリ層の前記グループの間に介在される複数の第2能動回路部を具備することを特徴とする請求項1に記載の積層メモリ素子。
- 前記第1能動回路部は、
レベル選択信号を生成するためのレベルデコーダと、
ロウ/カラム選択信号を生成するためのプリデコーダとを具備することを特徴とする請求項4に記載の積層メモリ素子。 - 前記レベル選択信号は、前記垂直アドレス情報をデコーディングして生成され、前記ロウ/カラム選択信号は、前記水平アドレス情報をデコーディングして生成されることを特徴とする請求項5に記載の積層メモリ素子。
- 前記レベル選択信号は、
前記複数の第2能動回路部のうち、少なくとも一つに対して選択的アクセスのためのデコーダ選択信号と、
前記複数のメインデコーダのうち、少なくとも一つによって管理される前記メモリ層のうち、少なくとも1層に選択的アクセスのための層選択信号とを具備することを特徴とする請求項5に記載の積層メモリ素子。 - 前記少なくとも1つの第2能動回路部は、前記複数のメモリ層と同じレベルに設けられた複数のメインデコーダを具備することを特徴とする請求項1に記載の積層メモリ素子。
- 前記少なくとも1つの第2能動回路部は、前記第1能動回路部から処理された信号をデコーディングするためのメインデコーダを具備することを特徴とする請求項1に記載の積層メモリ素子。
- 前記メインデコーダは、ロウデコーダ及びカラムデコーダを具備することを特徴とする請求項9に記載の積層メモリ素子。
- 前記少なくとも1つの第2能動回路部は、前記メモリセルアレイから読み取った情報を増幅するための感知増幅器をさらに具備することを特徴とする請求項9に記載の積層メモリ素子。
- 前記少なくとも1つの第2能動回路部は、前記第1能動回路部から生成されるとともに、前記メインデコーダから受信された信号をバッファリングするためのドライバをさらに具備することを特徴とする請求項9に記載の積層メモリ素子。
- 前記メインデコーダは、同一タイプの複数のトランジスタから構成されたことを特徴とする請求項9に記載の積層メモリ素子。
- 前記第1能動回路部で処理された前記垂直アドレス情報は、前記複数のトランジスタのゲートに入力され、前記第1能動回路部で処理された前記水平アドレス情報は、前記複数のトランジスタのドレインに入力されることを特徴とする請求項13に記載の積層メモリ素子。
- 前記第1能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備するとともに、
前記入出力回路は、前記複数のメモリ層によって共有されることを特徴とする請求項1に記載の積層メモリ素子。 - 前記第1能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備するとともに、
前記入出力回路は、前記少なくとも1つの第2能動回路部によって共有されることを特徴とする請求項1に記載の積層メモリ素子。 - 前記メモリセルは、抵抗変化型RAM(RRAM)素子を具備することを特徴とする請求項1に記載の積層メモリ素子。
- メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも1層が前記複数のメモリ層のうち、他の1層の上に積層される前記複数のメモリ層と、
レベルデコーダ及びプリデコーダを備えるとともに、前記レベルデコーダは、メモリセルのうち、少なくとも1つの垂直アドレス情報をデコーディングしてレベル選択信号を生成し、かつ、前記プリデコーダは、前記メモリセルのうち、少なくとも1つの水平アドレス情報をデコーディングしてロウ/カラム選択信号を生成する第1能動回路部と、
前記複数のメモリ層を複数のグループに分類及び管理するために第1能動回路部上に積層された複数の第2能動回路部とを具備してなり、
前記第2能動回路部は、それぞれ前記レベル選択信号及び前記ロウ/カラム選択信号をデコーディングしてメモリ選択信号を生成するメインデコーダを具備することを特徴とする積層メモリ素子。 - 前記少なくとも1つの第2能動回路部は、それぞれ各グループのメモリ層間に介在されたことを特徴とする請求項18に記載の積層メモリ素子。
- メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも1層が前記複数のメモリ層のうち、他の1層の上に積層される前記複数のメモリ層を提供する段階と、
第1能動回路部でメモリセルのうち、少なくとも1つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理する段階と、
前記分類して処理する段階によって処理された信号に基づいて、第2能動回路部から前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成する段階とを具備する積層メモリ素子のアクセス方法。 - 前記第1能動回路部で、レベル選択信号及びロウ/カラム選択信号を生成する段階をさらに具備するとともに、
前記レベル選択信号は、前記垂直アドレス情報をデコーディングすることによって生成され、前記ロウ/カラム選択信号は、前記水平アドレス情報をデコーディングすることによって生成されることを特徴とする請求項20に記載の積層メモリ素子のアクセス方法。 - 前記レベル選択信号は、
前記少なくとも1つの第2能動回路に選択的にアクセスするためのデコーダ選択信号、及び前記少なくとも1つの第2能動回路部によって管理される少なくとも1つの前記メモリ層に選択的にアクセスするための層選択信号を具備することを特徴とする請求項21に記載の積層メモリ素子のアクセス方法。 - 前記第1回路部によって生成され、前記少なくとも1つの第2回路部によって受信される信号をバッファリングする段階を具備することを特徴とする請求項20に記載の積層メモリ素子のアクセス方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011134405A (ja) * | 2009-12-25 | 2011-07-07 | Samsung Electronics Co Ltd | 不揮発性メモリ |
JP2011165240A (ja) * | 2010-02-05 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
JP2013529349A (ja) * | 2010-04-05 | 2013-07-18 | モサイド・テクノロジーズ・インコーポレーテッド | 3次元構造を有する半導体メモリ装置 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010263211A (ja) | 2009-05-04 | 2010-11-18 | Samsung Electronics Co Ltd | 積層メモリ素子 |
KR101738533B1 (ko) * | 2010-05-24 | 2017-05-23 | 삼성전자 주식회사 | 적층 메모리 장치 및 그 제조 방법 |
US8582373B2 (en) | 2010-08-31 | 2013-11-12 | Micron Technology, Inc. | Buffer die in stacks of memory dies and methods |
US8730754B2 (en) * | 2011-04-12 | 2014-05-20 | Micron Technology, Inc. | Memory apparatus and system with shared wordline decoder |
US8996822B2 (en) * | 2011-07-29 | 2015-03-31 | Micron Technology, Inc. | Multi-device memory serial architecture |
KR20130059912A (ko) * | 2011-11-29 | 2013-06-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US9558791B2 (en) * | 2013-12-05 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company Limited | Three-dimensional static random access memory device structures |
US10446193B2 (en) * | 2014-04-14 | 2019-10-15 | HangZhou HaiCun Information Technology Co., Ltd. | Mixed three-dimensional memory |
CN107735938B (zh) | 2015-05-01 | 2020-11-20 | 布莱克本能源公司 | 辅助动力产生方法和系统 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003209222A (ja) * | 2001-10-31 | 2003-07-25 | Hewlett Packard Co <Hp> | 大記憶容量のための3−dメモリ素子 |
JP2004327474A (ja) * | 2003-04-21 | 2004-11-18 | Elpida Memory Inc | メモリモジュール及びメモリシステム |
US20060164882A1 (en) * | 2004-12-23 | 2006-07-27 | Robert Norman | Storage controller using vertical memory |
JP2007536680A (ja) * | 2004-05-03 | 2007-12-13 | ユニティ・セミコンダクター・コーポレーション | 不揮発性プログラマブルメモリ |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06167958A (ja) * | 1991-03-28 | 1994-06-14 | Texas Instr Inc <Ti> | 記憶装置 |
KR19990034768A (ko) | 1997-10-30 | 1999-05-15 | 윤종용 | 프리디코더를 구비한 반도체 메모리장치 |
KR100301047B1 (ko) | 1998-10-02 | 2001-09-06 | 윤종용 | 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치 |
JP2000268561A (ja) | 1999-03-18 | 2000-09-29 | Toshiba Microelectronics Corp | 半導体記憶装置 |
KR100295598B1 (ko) * | 1999-05-03 | 2001-07-12 | 윤종용 | 반도체 메모리 장치 및 그 장치의 디코더 |
US6567287B2 (en) * | 2001-03-21 | 2003-05-20 | Matrix Semiconductor, Inc. | Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays |
KR100387527B1 (ko) | 2001-05-23 | 2003-06-27 | 삼성전자주식회사 | 레이아웃 사이즈가 감소된 로우 디코더를 갖는 불휘발성반도체 메모리장치 |
KR100408720B1 (ko) | 2001-06-28 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 디코더회로 |
JP2003037170A (ja) | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | 集積回路 |
KR100481857B1 (ko) | 2002-08-14 | 2005-04-11 | 삼성전자주식회사 | 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 |
US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
KR100587168B1 (ko) * | 2004-09-23 | 2006-06-08 | 삼성전자주식회사 | 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법 |
CN100505268C (zh) * | 2005-03-21 | 2009-06-24 | 旺宏电子股份有限公司 | 存储装置以及访问存储器单元的方法 |
JP4850457B2 (ja) * | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
US7898893B2 (en) * | 2007-09-12 | 2011-03-01 | Samsung Electronics Co., Ltd. | Multi-layered memory devices |
JP5489445B2 (ja) | 2007-11-15 | 2014-05-14 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
KR20100038986A (ko) * | 2008-10-07 | 2010-04-15 | 삼성전자주식회사 | 산화물 박막 트랜지스터를 포함하는 적층 메모리 장치 |
KR101566407B1 (ko) * | 2009-03-25 | 2015-11-05 | 삼성전자주식회사 | 적층 메모리 소자 |
-
2008
- 2008-10-10 KR KR1020080099778A patent/KR20100040580A/ko not_active Application Discontinuation
-
2009
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003209222A (ja) * | 2001-10-31 | 2003-07-25 | Hewlett Packard Co <Hp> | 大記憶容量のための3−dメモリ素子 |
JP2004327474A (ja) * | 2003-04-21 | 2004-11-18 | Elpida Memory Inc | メモリモジュール及びメモリシステム |
JP2007536680A (ja) * | 2004-05-03 | 2007-12-13 | ユニティ・セミコンダクター・コーポレーション | 不揮発性プログラマブルメモリ |
US20060164882A1 (en) * | 2004-12-23 | 2006-07-27 | Robert Norman | Storage controller using vertical memory |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011134405A (ja) * | 2009-12-25 | 2011-07-07 | Samsung Electronics Co Ltd | 不揮発性メモリ |
JP2011165240A (ja) * | 2010-02-05 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
US8493800B2 (en) | 2010-02-05 | 2013-07-23 | Kabushiki Kaisha Toshiba | Three dimensional semiconductor storage device having write drivers under a three dimensional memory cell array |
JP2013529349A (ja) * | 2010-04-05 | 2013-07-18 | モサイド・テクノロジーズ・インコーポレーテッド | 3次元構造を有する半導体メモリ装置 |
Also Published As
Publication number | Publication date |
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