JP2008527585A5 - - Google Patents
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- 集積回路であって、
メモリセルに結合される第1および第2のタイプのアレイ線を備えるメモリアレイと、
アドレス情報を復号化し、第1のタイプの1つ以上のアレイ線を選択するための第1の階層型デコーダ回路とを備え、前記第1の階層型デコーダ回路は、複数ヘッドデコーダ回路の少なくとも2つの階層レベルを備える、集積回路。 - メモリアレイは少なくとも2つのメモリ面を有する三次元メモリアレイを備え、前記メモリアレイは、
少なくとも1つのアレイ線の層の各々の上の、第1のタイプのそれぞれの複数のアレイ線と、
少なくとも1つのアレイ線の層の各々の上の、第2のタイプのそれぞれの複数のアレイ線とを備える、請求項1に記載の集積回路。 - 第1の階層型デコーダ回路は、
複数のアドレス信号入力を復号化し、複数の第1のレベルの復号化された出力を発生させるための第1のレベルのデコーダ回路と、
複数の第2のレベルの複数ヘッドデコーダ回路とを備え、各々それぞれ1つはそれぞれの第1のレベルの復号化された出力に結合され、各々はそれぞれの複数の第2のレベルの復号化された出力をもたらすためのものであり、前記第1の階層型デコーダ回路はさらに、
複数の第3のレベルの複数ヘッドデコーダ回路を備え、各々それぞれ1つはそれぞれの第2のレベルの復号化された出力に結合され、各々はメモリアレイに結合されるそれぞれの複数の第3のレベルの復号化された出力をもたらすためのものである、請求項1に記載の集積回路。 - 第2のレベルの複数ヘッドデコーダ回路の各々それぞれ1つはそれぞれの複数の第2のレベルのドライバ回路を備え、各々の第2のレベルのドライバ回路は、
第1のレベルの復号化された出力のそれぞれ1つに結合される入力と、
それぞれの複数の第2のレベルの復号化された出力の対応する1つに結合される出力と、
入力に結合される第1のレベルの復号化された出力が選択されるときに複数の第1のバイアスノードの関連付けられる1つに出力を結合し、そうでなければ、複数の第2のバイアスノードの関連付けられる1つに出力を結合するための各々の第2のレベルのドライバ回路とを備える、請求項3に記載の集積回路。 - 第1の階層型デコーダ回路は、
複数の第1のバイアスノード上で好適な条件をそれぞれに発生させるための第1の複数の第2のレベルのバイアス回路と、
複数の第2のバイアスノード上で好適な条件をそれぞれに発生させるための第2の複数の第2のレベルのバイアス回路とをさらに備え、
第1のバイアスノードの少なくとも1つの好適な条件は時には、選択された第2のレベルの復号化された出力バイアス条件であり、
第1のバイアスノードの少なくとも別の1つの好適な条件は時には、選択されない第2のレベルの復号化された出力バイアス条件である、請求項4に記載の集積回路。 - 第2のレベルのドライバ回路はそれぞれに、
入力に結合される第1のレベルの復号化された出力が選択されるときに、複数の第1のバイアスノードの関連付けられる1つにドライバ回路の出力を結合するための第1のトランジスタ回路と、
入力に結合される第1のレベルの復号化された出力が選択されないときに、複数の第2のバイアスノードの関連付けられる1つにドライバ回路の出力を結合するための第2のトランジスタ回路とを備える、請求項5に記載の集積回路。 - 第1のトランジスタ回路は、反対の導電タイプを有する2つの並列接続されたトランジスタデバイスを備える、請求項6に記載の集積回路。
- 第2のトランジスタ回路は、別個の信号によって制御される少なくとも2つの並列接続されたトランジスタデバイスを備える、請求項6に記載の集積回路。
- 第3のレベルの複数ヘッドデコーダ回路の各々それぞれ1つは、それぞれの複数の第3のレベルのドライバ回路を備え、各々の第3のレベルのドライバ回路は、
第2のレベルの復号化された出力のそれぞれ1つに結合される入力と、
それぞれの複数の第3のレベルの復号化された出力の対応する1つに結合される出力と、
入力に結合される第2のレベルの復号化された出力が選択されるときに複数の第3のバス線の関連付けられる1つに出力を結合し、そうでなければ、複数の第4のバイアスノードの関連付けられる1つに出力を結合するための各々の第3のレベルのドライバ回路とを備える、請求項4に記載の集積回路。 - 第1の階層型デコーダ回路は、
複数の第3のバス線上で好適な条件を時にはそれぞれに発生させるための第1の複数の第3のレベルのバイアス回路と、
複数の第4のバイアスノード上で好適な条件をそれぞれに発生させるための第2の複数の第3のレベルのバイアス回路とをさらに備え、
第3のバス線の少なくとも1つの好適な条件は時には、選択された第3のレベルの復号化された出力バイアス条件であり、
第3のバイアスノードの少なくとも別の1つの好適な条件は時には、選択されない第3のレベルの復号化された出力バイアス条件である、請求項9に記載の集積回路。 - 第3のバス線の少なくとも1つの好適な条件は時には、フローティングノード条件である、請求項10に記載の集積回路。
- 第4のバイアスノードの少なくとも1つの好適な条件は時には、選択されない第3のレベルの復号化された出力バイアス条件であり、
第4のバイアスノードの少なくとも別の1つの好適な条件は時には、フローティングノード条件である、請求項10に記載の集積回路。 - 第3のレベルのドライバ回路はそれぞれに、
入力に結合される第2のレベルの復号化された出力が選択されるときに、複数の第3のバス線の関連付けられる1つに第3のレベルのドライバ回路の出力を結合するための第3のトランジスタ回路と、
入力に結合される第2のレベルの復号化された出力が選択されないときに、複数の第4のバイアスノードの関連付けられる1つに第3のレベルのドライバ回路の出力を結合するための第4のトランジスタ回路とを備える、請求項10に記載の集積回路。 - 第3のトランジスタ回路および第4のトランジスタ回路の少なくとも1つは、
反対の導電タイプを有しかつ別個の信号によって制御される少なくとも2つの並列接続されたトランジスタデバイスを備える、請求項13に記載の集積回路。 - 第2のレベルの復号化された出力は、実質的にメモリアレイ全体にわたって横断する、請求項3に記載の集積回路。
- 第2のレベルの復号化された出力は、選択されたバイアス条件および選択されないバイアス条件の少なくとも1つについてVDDを上回る電圧に駆動される、請求項3に記載の集積回路。
- メモリアレイは、基板の上に配置される少なくとも2つのメモリ面を有し、さらに少なくとも1つのアレイ線の層上の第1のタイプのそれぞれの複数のアレイ線を有し、少なくとも1つのアレイ線の層上の第2のタイプのそれぞれの複数のアレイ線を有する三次元アレイを備え、
少なくとも1つの複数の第2のレベルおよび第3のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの横方向の範囲内に配置される、請求項3に記載の集積回路。 - 複数の第3のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置される、請求項17に記載の集積回路。
- 第1のレベルのデコーダ回路はメモリアレイの下に配置され、
第3のレベルのドライバ回路は各々それぞれに2つのトランジスタデバイスで構成される、請求項18に記載の集積回路。 - 複数の第2のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置され、
第3のレベルの復号化された出力はメモリアレイにおけるビット線を備え、各々はメモリアレイにおける関連付けられる複数のメモリセルに結合され、
複数の第3のバス線はそれぞれに、それぞれの読出/書込バスに結合される、請求項18に記載の集積回路。 - 複数の第2のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置
され、
複数の第3のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの下に配置される、請求項3に記載の集積回路。 - 第3のレベルの復号化された出力はメモリアレイにおけるワード線から成り、各々は関連付けられる複数のメモリセルに結合され、前記メモリセルは受動素子アンチヒューズメモリセルを備える、請求項21に記載の集積回路。
- 第2のレベルの複数ヘッドデコーダ回路内の複数の第2のレベルのドライバ回路は、このような第2のレベルのドライバ回路のグループに配置され、グループ内の個々の第2のレベルのドライバ回路は、複数の第1のバイアスノードのそれぞれ1つにそれぞれに結合されるが、グループによって共有される複数の第2のバイアスノードのそれぞれ1つにともに結合される、請求項4に記載の集積回路。
- 集積回路は、アドレス情報を復号化し、メモリアレイのビット線を選択するための第2の階層型デコーダ回路をさらに備え、前記第2の階層型デコーダ回路は、複数ヘッドデコーダ回路の少なくとも2つの階層レベルを備え、
第2の階層型デコーダ回路は、
複数のアドレス信号入力を復号化し、複数の第1のレベルの復号化された出力を発生させるための第1のレベルのデコーダ回路と、
複数の第2のレベルの複数ヘッドデコーダ回路とを備え、各々それぞれ1つはそれぞれの第1のレベルの復号化された出力に結合され、各々はそれぞれの複数の第2のレベルの復号化された出力をもたらすためのものであり、前記第2のレベルの複数ヘッドデコーダ回路はメモリアレイの外側に配置され、前記第2の階層型デコーダ回路はさらに、
複数の第3のレベルの複数ヘッドデコーダ回路を備え、各々それぞれ1つはそれぞれの第2のレベルの復号化された出力に結合され、各々は関連付けられる読出/書込バスにメモリアレイの1つ以上の選択されたビット線を結合するためのものであって、前記第3のレベルの複数ヘッドデコーダ回路はメモリアレイの外側に配置される、請求項22に記載の集積回路。 - メモリアレイは、各々が2つ以上のそれぞれのワード線の層の各々の上にそれぞれのワード線セグメントを備える個々のワード線を備える、請求項24に記載の集積回路。
- 第3のレベルの複数ヘッドデコーダ回路は各々、少なくとも16個の第3のレベルのドライバ回路を備え、
各々の第3のレベルの複数ヘッドデコーダ回路の少なくとも16個の第3のレベルのドライバ回路は、少なくとも4個のドライバ回路の少なくとも4個のグループの状態で構成され、各グループは共通の選択されないバイアス線を共有する、請求項9に記載の集積回路。
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