JP5032336B2 - 複数ヘッドデコーダの複数のレベルを使用した高密度メモリアレイの階層復号化のための機器および方法 - Google Patents

複数ヘッドデコーダの複数のレベルを使用した高密度メモリアレイの階層復号化のための機器および方法 Download PDF

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Description

技術分野
この発明は、メモリアレイ、特にピッチが極めて小さいアレイ線を組入れるメモリアレイを含む半導体集積回路に関し、より詳細には、三次元メモリアレイを有する半導体集積回路に関する。
背景技術
半導体処理技術およびメモリセル技術における最近の発展により、集積回路のメモリアレイにおいて達成される密度は増大し続けてきた。たとえば、特定のワード線相互接続層について最小加工寸法（Ｆ）および最小機能間隔に近いワード線を有し、さらに特定のビット線相互接続層について最小機能幅および最小機能間隔に近いビット線を有するある特定の受動素子メモリセルアレイが製造され得る。さらに、メモリセルの２つ以上の面またはレベルを有する三次元メモリアレイが、各々のメモリ面上にこのようないわゆる４Ｆ2メモリセルを実現して製造されてきた。例示的な三次元メモリアレイは、「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよび製造の方法（Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication）」と題される、ジョンソン（Johnson）らの米国特許第６，０３４，８８２号に記載される。
さまざまな他のメモリセル技術および配置も公知である。たとえば、ＮＡＮＤフラッシュおよびＮＲＯＭフラッシュＥＥＰＲＯＭメモリアレイは、比較的小さなメモリセルを達成することで公知である。ＮＲＯＭおよびフローティングゲートＮＯＲフラッシュメモリアレイなどのホットエレクトロンプログラミングを使用する他の小さなフラッシュＥＥＰＲＯＭセルが公知である。
極めて高密度のメモリアレイは、メモリセルデバイスの直列接続されたＮＡＮＤストリングを含むＮＡＮＤ型配置を使用しても達成されることができる。メモリセルの各ＮＡＮＤストリングは、グローバルアレイ線にＮＡＮＤストリングの一端を結合する第１のブロック選択デバイスと、複数の直列接続されたメモリセルと、ストリングに関連付けられるバイアスノードにＮＡＮＤストリングの他端を結合する第２のブロック選択デバイスとを含み得る。メモリアレイはいくつかのメモリブロックを含んでもよく、各ブロックは同一のワード線を共有する複数のＮＡＮＤストリングを含む。ブロックのための２つのブロック選択信号は典型的には、ブロックの各ＮＡＮＤストリングにルーティングされる。
基本的なＮＡＮＤストリングは、インクリメンタルトランジスタメモリセルのために４Ｆ2レイアウトを達成できる非常に効率的な構造である。ＮＡＮＤストリングに形成された、いくつかではあるがすべてであるとは限らないブロック選択トランジスタにブロック選択信号線を接触させるためにそうでなければ必要とされるいかなる備えもなしにブロック選択線がちょうどワード線のようにアレイブロックにわたって連続的なポリシリコンストライプの状態でルーティングされ得るので、密度も改良される。
発明の開示
ワード線およびビット線のためのデコーダ回路を実現するのに必要な面積は、セルの大きさのように著しい縮小を容易に達成してこなかった。その結果、このような非常に高密
度のアレイ内でこのようなタイトな間隔のワード線およびビット線にワード線デコーダおよびビット線デコーダを接続することは極めて困難になり、そうでなければ達成可能であるメモリアレイの密度を制限する可能性がある。これは、ピッチが非常に小さい多数のアレイ線と接続できるデコーダ構造に特に当てはまり、特にこのようなアレイ線が、メモリセルの２つ以上の面を有する三次元メモリアレイのように、メモリアレイ内の２つ以上の層上に存在する場合に当てはまる。
このような三次元（３Ｄ）メモリは極めて高密度である可能性がある。密度は、セルメモリの大きさ（たとえば、クロスポイントダイオードアレイおよびＮＡＮＤ−ストリングメモリアレイの両方のメモリセルの大きさが４Ｆ2であり得る）を両方縮小することによって、およびセルの複数の面を積み重ねることによっても達成され、これはさらに有効なセルの大きさを１／Ｎだけ縮小し、ここでＮはメモリ面の数である。これらの非常に高密度の３Ｄ構造は、メモリアレイサポート回路、特に復号化回路を構築する際に特有の問題を提起する。
復号化されるべきアレイ線（たとえば、ワード線またはビット線）の数を係数２＊Ｍ＊Ｎだけ正味低減することを達成するためにより大きなデコーダ回路における最終デコーダ段として複数ヘッドデコーダ回路を使用でき、ここでＭは通常４であり、Ｎはアレイ線の層の数であり、２という係数はアレイの両側（または、アレイの上部および底部）から代替的にアレイ線を駆動することによって達成される。これらの復号化された線は、たとえアレイ線の実際の数と比較してＭ＊Ｎという係数だけ数が低減されたとしても、依然として極めて高密度である可能性がある。たとえば、４層のビット線を有する三次元メモリアレイを製造するために使用される０．１３μｍプロセス技術では、たった２．０８μｍの横方向の距離に３２本のビット線が存在する（ピッチが０．２６μｍである８本のビット線が４つのビット線の層の各々の上に積み重ねられる）。（たとえば、アレイの両側で）１６ヘッドデコーダを使用して、２．０８μｍごとに３２本のビット線のうち１本のビット線を復号化するという問題を、２．０８μｍごとに１本の「中間」線を復号化するという問題に低減できる。
相当の改良ではあるが、このような復号化された中間線は、復号化されるだけでなく、プログラミングモードなどの少なくとも動作のある特定のモードの間電源電位を超える電圧に駆動されることもときには必要である。レベルシフティングデコーダ出力段の面積要求は、このようなタイトなピッチの、高圧の復号化された中間線との接続を非常に困難にする可能性がある。
この発明は、アドレス情報を復号化し、第１のタイプの１つ以上のアレイ線を選択するための複数ヘッドデコーダ回路の少なくとも２つの階層レベルを含む改良されたデコーダ構造を提供する。いかなる所望の電圧レベルシフティングも、メモリアレイを出る実際のアレイ線のピッチ要求からさらに取除くことが可能である。
このようなデコーダ構造は、アンチヒューズメモリセルなどの受動素子メモリセルのクロスポイントアレイおよびＮＡＮＤストリングメモリアレイの両方を含むメモリアレイの多くの異なるタイプおよび構成におけるワード線ならびに／またはビット線を復号化するために、特に２つ以上のメモリ面を有するメモリアレイのために有利に使用され得る。
いくつかのタイプのメモリアレイでは、復号化されたアレイ線ドライバが、アレイの外側に配置され、アレイ線をアレイの中に駆動する。この発明に従う階層型デコーダを使用することによって、アレイの外側で必要とされるのは小さな最終ドライバのみである。信号線がインターフェイスにほとんど必要でないので、グローバル制御回路はアレイの下に収まり得る。これは事実上アレイの効率を増大させる。
三次元ＮＡＮＤストリングメモリアレイなどのいくつかのタイプのブロックベースのメモリアレイアーキテクチャでは、この発明に従う階層型デコーダを使用することによって、複雑なレベルシフタの総数を低減でき、復号化構造全体をより単純なものにできる。
以下で説明するように、この発明に従う階層型デコーダは、復号化された線の第１のグループの１つ以上を選択するために複数ヘッドデコーダ回路を含み、復号化された線は次いで、別の複数ヘッドデコーダ回路を駆動して、メモリアレイの実際のアレイ線などの復号化された線の第２のグループの１つ以上を選択するために使用される。このような階層型デコーダは、少なくともいくつかの実施例では、３Ｄメモリアレイにおける他の複数ヘッドデコーダ構造を駆動する復号化された線上で高圧信号を復号化および発生させるために複数ヘッドデコーダ回路を使用すると考えられるであろう。
従来の実現例では、単一の信号線を復号化およびレベルシフトするには線ごとに８個を超えるトランジスタが必要であろう。この発明に従う階層復号化を使用することによって、必要なトランジスタの数は線ごとに３個のトランジスタおよび（「ピッチから外れて（off-pitch）」実現され得る）いくつかの共通のレベルシフタに低減され得る。
いくつかの局面におけるこの発明は、メモリアレイを有する集積回路に好適であり、このような集積回路およびメモリアレイを動作させるための方法に好適であり、このような集積回路またはメモリアレイのコンピュータ可読媒体符号化に好適であり、これらすべてについて本明細書においてより詳細に説明し、特許請求の範囲において説明する。
前述したことは要約であり、したがって必然的に、詳細の単純化、一般化および省略を含む。その結果、先の要約が単に例示的なものであり、決してこの発明を限定するように意図されるものではないことを当業者は理解することになる。もっぱら特許請求の範囲によって定義されるこの発明の他の局面、発明の特徴および利点は、以下に示す詳細な説明から明白になるであろう。
この発明は添付の図面を参照することによってよりよく理解でき、その多数の目的、特徴および利点は添付の図面を参照することによって当業者に明白になるであろう。
異なる図面における同一の参照記号の使用は、同様または同一の項目を示す。
発明を実施するための形態
少なくとも２つの階層型複数ヘッドデコーダ回路を組入れる例示的な階層型デコーダが図１に示され、図１は階層型の、複数レベルの複数ヘッドデコーダ回路１００を示す。第１のレベルのデコーダ回路１０２は複数の第１のレベルの復号化された出力１０３を発生させ、複数の第１のレベルの復号化された出力１０３はさらに第２のレベルの復号化ブロック１０４によって復号化される。これらの第１のレベルの復号化された出力１０３の各々は、それぞれの第２のレベルの複数ヘッドデコーダ回路１１０を駆動する。これらの第２のレベルの複数ヘッドデコーダ回路１１０の各々は複数のデコーダ「ヘッド」を含み、複数のデコーダヘッドの各々は複数の第２のレベルの復号化された出力１０５のそれぞれ１つを駆動し、複数の第２のレベルの復号化された出力１０５はさらに第３のレベルの復号化ブロック１０６によって復号化される。これらの第２のレベルの復号化された出力１０５の各々は、それぞれの第３のレベルの複数ヘッドデコーダ回路１３０を駆動する。これらの第３のレベルの複数ヘッドデコーダ回路１３０の各々は複数のデコーダヘッドを含み、複数のデコーダヘッドの各々は複数の第３のレベルの復号化された出力１０７のそれぞれ１つを駆動する。第３のレベルの復号化された出力１０７は、メモリアレイの個々の
アレイ線（たとえば、ワード線、ビット線）を表わす場合もあれば、メモリアレイのこのようなアレイ線に間接的に結合される場合もある。
第１のレベルのデコーダ回路１０２では、第１のレベルの復号化された出力の各々は、デコーダ回路１００に適切な行または列アドレスの一部を復号化することによって発生する。示される例示的な実施例では、これらの第１のレベルの復号化された出力の各々はさらに、少なくとも動作のある特定のモードの間、それぞれのレベルシフタ１０８によってレベルシフトされてもよく、その誘因についていくつかの例示的な実施例の文脈の中で以下で説明する。
複数の第２のレベルの複数ヘッドデコーダ回路１１０は、第１の複数のバイアス回路１２０、１２１にも応答し、第１の複数のバイアス回路１２０、１２１の各々はそれぞれに、第２のレベルの複数ヘッドデコーダ回路１１０内のデコーダヘッドのそれぞれ１つに関連付けられる第１のタイプの１つ以上のバイアス線を発生させるためのものである。いくつかの実施例では、第２の複数のバイアス回路（図示せず）も利用されてもよく、第２の複数のバイアス回路の各々はそれぞれに、第２のレベルの複数ヘッドデコーダ回路１１０内のデコーダヘッドのそれぞれ１つに関連付けられる第２のタイプの１つ以上のバイアス線を発生させるためのものである。いくつかの実施例では、このような第２のタイプのバイアス線は、共有されてもよく、第２のレベルの複数ヘッドデコーダ回路１１０内のすべてのデコーダヘッドによって共有される１つ以上のバイアス線として実現されてもよい。バイアス回路１２０、１２１の各々は、アドレス情報の少なくとも一部に応答し、さらに動作制御信号のモードなどの他の制御信号に応答し得る。示される例示的な実施例では、これらのバイアス回路の各々は、少なくとも動作のある特定のモードの間、そのそれぞれのバイアス線上でレベルシフトされた出力レベルを発生させ、その出力は、示されるように、相補出力であってもよい。バイアス回路１２０、１２１によって駆動されるバイアス線は、各々の第２のレベルの複数ヘッドデコーダ回路１１０における対応するデコーダヘッドに結合される。
複数の第３のレベルの複数ヘッドデコーダ回路１３０は、（第１のバイアス制御回路１３４内に示される）第１の複数のバイアス回路にも応答し、第１の複数のバイアス回路の各々はそれぞれに、第３のレベルの複数ヘッドデコーダ回路１３０内のデコーダヘッドのそれぞれ１つに関連付けられる第１のタイプの１つ以上のバイアス線を発生させるためのものである。いくつかの実施例では、（第２のバイアス制御回路１３６内に示される）第２の複数のバイアス回路も利用されてもよく、第２の複数のバイアス回路の各々はそれぞれに、第２のレベルの複数ヘッドデコーダ回路１３０内のデコーダヘッドのそれぞれ１つに関連付けられる第２のタイプの１つ以上のバイアス線を発生させるためのものである。いくつかの実施例では、このような第２のタイプのバイアス線は、共有されてもよく、第３のレベルの複数ヘッドデコーダ回路１３０内のすべてのデコーダヘッドによって共有される１つ以上のバイアス線として実現されてもよい。以前と同様に、これらのバイアス回路の各々は、アドレス情報の少なくとも一部に応答し、さらに動作制御信号のモードなどの他の制御信号に応答し得る。本明細書に記載される例示的な実施例では、これらのバイアス回路は、少なくとも動作のある特定のモードの間、１つ以上のそのそれぞれのバイアス線上でレベルシフトされた出力レベルを発生させ得る。
この例示的な実施例を紹介してきたが、この発明に従う階層型デコーダを利用するいくつかのさらなる実施例の文脈の中でさらなる説明が以下に提示される。
図２は、例示的なメモリアレイ３００のブロック図である。本明細書において説明するように、２つの行デコーダ３０２、３０４は、各々がアレイ３００全体を横断するアレイのための行選択線を発生させる。ワード線ドライバ回路（図示せず）が、メモリアレイの
下に空間的に分散され、個々のメモリアレイブロック（その２つは３０６、３０８と名付けられる）の交互の側で垂直接続部（その１つは３１０と名付けられる）によってワード線に接続する。メモリアレイは、それぞれにアレイの上部、中間および底部における３個の列デコーダおよびビット線回路ブロック３１２、３１４、３１６によって２つの「ストライプ」３１８、３２０に分割される。各ストライプ内のビット線はさらに、列に関連する回路のピッチ要件を緩くするために２：１で交互配置される。一例として、ビット線３２２は上部の列回路ブロック３１２に関連付けられる（すなわち、上部の列回路ブロック３１２によって駆動および検知される）のに対して、ビット線３２４は中間の列回路ブロック３１４に関連付けられる。
例示的な実施例では、メモリアレイ３００は、４つのメモリ面の各々の上に形成された受動素子メモリセルの三次元メモリアレイである。このようなメモリセルは好ましくはアンチヒューズセルである。各々の論理的なワード線は、（各々がそれぞれのメモリ面に関連付けられる）４つのワード線の層の各々の上のワード線セグメントに接続される。例示的なメモリセル技術および構成、アレイメモリセルを読み書きするための例示的な電圧条件、例示的な電力網ルーティング、例示的な分散型バイアス線放電回路、ならびにワード線ドライバ回路のための例示的なバイアス回路の構成を含むこのようなアレイ３００の他の有用な詳細はさらに、ロイ・イー・ショイアーレイン（Roy E. Scheuerlein）による「三次元メモリアレイのための複数層のワード線セグメントを有するワード線の配置（Word
Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array）」、すなわち米国特許出願公開番号第２００４−０１９０３６０ Ａ１号（現在の米国特許第６，８７９，５０５号）に記載され、この出願は引用によって全文が本明細書に援用される。
例示的な構成Ａ（列デコーダ）
メモリアレイ３００の各ストライプは、ブロック３０８などの多数のブロックに分割される。示される例示的な実施例では、各々のブロックはそれぞれの４つのメモリ面について４つのビット線の層の各々の上に２８８本のビット線を含み、したがって、ブロック当たり合計１，１５２本のビット線になる。これらのビット線は２：１で交互配置されるため、アレイブロックの上部および底部における列デコーダの各々は５７６本のビット線と接続する。
ここで図３を参照して、１６個のブロックのための列デコーダの配置の一部３５０を示すブロック図が示される。明確にするために、これら１６個のブロックの上部における列デコーダ（たとえば、アレイストライプ３１８の列デコーダ３１２内）が示されているが、これら１６個のブロックの底部における列デコーダ（たとえば、アレイストライプ３２０の列デコーダ３１４または列デコーダ３１６内）は好ましくは対称的に同一であろうということを理解すべきである。メモリブロックの上部において、各ブロックは、それぞれに１６本の水平なバス線に結合される合計１６本のビット線を選択する３６個の１６ヘッド列デコーダを含み、１６本の水平なバス線は次いでそれぞれに１６個のセンス増幅器に結合される。たとえば、メモリＢＬＯＣＫ １では、３６本の列選択線ＸＣＳＥＬが列デコーダ３５２によって発生し、その２つは３５４および３５８と名付けられる。以下で説明するように、これらのＸＣＳＥＬ線はアクティブ−ローであり、階層型デコーダの第２のレベルの復号化された出力を表わす。
３６個の１６ヘッド列デコーダ回路は複数の第３のレベルの複数ヘッドデコーダ回路を表わし、その２つは３５６および３６０と名付けられる。ＸＣＳＥＬ信号３５４が選択される（たとえば、ローに駆動される）と、複数ヘッドデコーダ回路３５６内の１６個のデコーダヘッドの各々（便宜上、「デコーダヘッド３５６」の各々）は関連付けられるビット線を１６本のバス線Ｉ／Ｏ［０］、Ｉ／Ｏ［１］、…Ｉ／Ｏ［１５］のグループのそれ
ぞれ１つに結合する。たとえば、１つのこのようなデコーダヘッドは、Ｐ−チャネルトランジスタ３６４によって、関連付けられるビット線３６２をその関連付けられるバス線Ｉ／Ｏ［１２］に結合する。代替的に、ＸＣＳＥＬ線３５４が選択されないときには、このヘッドは、Ｎ−チャネルトランジスタ３６６によって、その関連付けられるビット線３６２を、ＢＬＯＣＫ １に関連付けられる共通の選択されないバイアス線３６８に結合する。
１６本の選択されたビット線は好ましくは、４つのビット線の層の各々の上で、上部（または、他のデコーダでは底部）においてアレイを出る４本の隣接するビット線として配置される。したがって、各々のＸＣＳＥＬ線の結果として生じるピッチは（２：１での交互配置のために）メモリブロック内の８本のビット線のピッチである。例示的な０．１３μｍプロセス技術では、ＸＣＳＥＬピッチはしたがって２．０８μｍである。Ｉ／Ｏ［ｘｘ］バス線は、示されるように、４つのグループにグループ分けされることができ、これは、１６本の「選択された」ビット線のうちすべてが実際に同時にプログラムされるとは限らない場合に特にプログラミング中に各々のビット線の層上のビット線について独立したバイアス条件を促進するのに有利であろう。
１６本のＩ／Ｏ線は１６個のブロックすべてにわたって水平に横断する。各々は、示されるように、１６個のブロックの中に分散される１６個のセンス増幅器回路のそれぞれ１つに結合される。たとえば、第１のセンス増幅器３７０は、ＢＬＯＣＫ ０内に配置され、バス線Ｉ／Ｏ［０］に結合され、第２のセンス増幅器３７２は、ＢＬＯＣＫ １内に配置され、バス線Ｉ／Ｏ［１］に結合され、１６番目のセンス増幅器３７４は、ＢＬＯＣＫ
１５内に配置され、バス線Ｉ／Ｏ［１５］に結合される。１６本のＩ／Ｏ線の各々は関連付けられるバイアス回路にも結合されてもよく、関連付けられるバイアス回路は、プログラムされるようにそれらのビット線に適正にバイアスをかけ、「選択された」１６本のビット線内でプログラムされないようにそれらのビット線に適正にバイアスをかけるために動作のプログラミングモード中に使用され得る。これらのバイアス回路はディスエーブルにされることができ、選択されたビット線がそれぞれのセンス増幅器に結合される動作の読出モード中に高出力インピーダンスを示すようにされ得る。
これらの１６個のブロックは「ベイ」とも呼ばれることができる。メモリアレイ３００は１つまたは２つ以上のベイを含んでもよく、いくつかの実施例では、各アレイストライプ内に４個のベイを含む。アレイの底部において出るビット線のための別の同一の列デコーダに加えて示される列デコーダを企図して、１６個のブロック（すなわち、ベイ）のすべてのグループに、３２本の選択されたビット線に接続する３２個のセンス増幅器が存在する。選択されたビット線はすべて、１６個のブロックのうちの１つの中にあり、ベイ内で他のビット線は選択されない。以下で説明するように、センス増幅器はメモリアレイブロックの下に都合よく実現され得るのに対して、バス線Ｉ／Ｏ［ｘｘ］、（３６０などの）１６ヘッド列選択デコーダ、および列デコーダ３５２のごく一部は好ましくはアレイブロックの外側で実現される。
ここで図４を参照して、列デコーダ３５２の各々のための例示的な実施例が示される。３６個の第２のレベルの復号化された出力ＸＣＳＥＬの各々は３６個のデコーダヘッドのグループのそれぞれ１つによって発生し、３６個のデコーダヘッドのグループは、９本のグローバル列選択線ＣＳＧ［０］からＣＳＧ［８］にそれぞれに結合される９個の４ヘッドデコーダとして配置されていると（このブロック内で）見なされることができる。これらのグローバル列選択線ＣＳＧ［ｘｘ］は、第１のレベルのデコーダ４１０からの第１のレベルの復号化された出力を表わし、ベイ内の１６個のブロックすべてによって共有される。この図では、これらの３６個のデコーダヘッドは、９個のデコーダヘッドの４つのグループとして示され、これは以下の次の図に記載されるようにこのような回路の所望の物
理的な配置を表わす。
４個のバイアス回路は、各々の複数ヘッドデコーダ回路内の４個のヘッドの各々ごとに１つ設けられる。バイアス回路のうち２つが示され、４１４および４１６と名付けられる。たとえば、バイアス回路４１６はデコーダ部分４１８とレベルシフタ４１７とを含む。デコーダ部分４１８は、ブロック内の４個のバイアス回路のうち１つを選択するための適切な列アドレス信号ＣＡＤに応答し、ブロック内の４個のバイアス回路すべてに共通であり得る１つ以上のブロックイネーブル信号にも応答する。レベルシフタ４１７は、読出またはプログラミングなどのある特定の動作モードに従ってその出力信号の電圧レベルをさまざまにシフトするために使用される。
第１のレベルのデコーダ４１０は９本のグローバル列選択線を発生させ、各々は、後にレベルシフタ４１１が続くデコーダ部分４１２によって発生する。各々のデコーダ部分４１２は、ある特定の列アドレス信号ＣＡＤ、このブロックが配置される特定のベイに関連付けられる制御信号ＢＡＹＥ、およびその１つの出力を選択するための他の制御信号（たとえば、ＰＣＨＧＣＯＬ）に応答し、関連付けられるレベルシフタ４１１によってレベルシフトされて、アクティブハイである選択されたグローバル列選択線を発生させる。
理解され得るように、特定のＸＣＳＥＬドライバは、９個のグローバル列アドレス信号ＣＳＧ［ｘｘ］のうち１つに応答し、４個のバイアス回路のうち１つに応答し、さらに別のバイアス線、この場合には列デコーダ電圧ＶＣＤＥＣを伝える電源バス線にも応答する。たとえば、ドライバヘッド４００は、ＣＳＧ［０］ならびに相補的なバイアスノードＣＱＨＶ［３］およびＸＣＱＨＶ［３］（ならびにＶＣＤＥＣ）に応答し、ＸＣＳＥＬ［２７］を発生させる。ＣＳＧ［０］が選択され、したがってハイであり、かつＣＱＨＶ［３］が選択され、したがってローである場合、Ｎ−チャネルトランジスタ４０６は導電し、ＸＣＳＥＬ［２７］をローに駆動する。ＸＣＱＨＶ［３］がハイであるとき、Ｐ−チャネルトランジスタ４０４はオフのままである。そうでなければ、Ｐ−チャネルトランジスタ４０２および４０４のうち１つまたは両方はオンであり、ＸＣＳＥＬ［２７］ハイをＶＣＤＥＣ電位に引張る。たとえば、バイアス回路４１６が選択されない場合、トランジスタ４０４は、ＣＳＧ［０］の状態にかかわらず、ＸＣＳＥＬ［２７］ハイをＶＣＤＥＣ電位に引張る。逆に、ＣＳＧ［０］が選択されず、したがってローである場合、トランジスタ４０２は、ＣＱＨＶ［３］およびＸＣＱＨＶ［３］の状態にかかわらず、ＸＣＳＥＬ［２７］ハイをＶＣＤＥＣ電位に引張る。その結果、１本のＸＣＳＥＬ線のみが選択され、バイアス回路のうちの１つによって発生するローレベルに駆動され、残余の３５本のＸＣＳＥＬ線はＶＣＤＥＣレベルに駆動される。
グローバル列選択線ＣＳＧ［ｘｘ］に関連付けられるレベルシフタ４１１の各々および各バイアス回路４１４…４１６内のレベルシフタ４１７の各々は、そのそれぞれの出力を、各々のＸＣＳＥＬデコーダヘッドにも伝えられるＶＣＤＥＣレベルにレベルシフトする働きをし、したがって、確実に各ヘッド内のＰ−チャネルデバイスが、選択されないときに事実上オフにされることができるようにする。
以下で説明するように、第１のレベルのデコーダ４１０およびバイアス回路４１４、４１８はメモリアレイブロックの下に（より厳格には、メモリアレイブロックの横方向の範囲内に）実現されることができ、ＸＣＳＥＬドライバヘッド（たとえば、３個のトランジスタのドライバヘッド４００）のみがアレイブロックの外側に配置され、したがって、アレイの効率が改良される。
ここで図５を参照して、ベイ内の１６個のブロックについての上述の列デコーダ回路のための例示的な物理的なレイアウト配置が示される。上に示された説明を仮定すると、こ
のような図は自明のものであると考えられるが、いくつかの際立った点を保証できる。４個のバイアス回路が各ブロック内に示される。各バイアス回路の相補出力は、ブロックのそれぞれ４分の１にわたって水平に横断し、ブロックのそれぞれ４分の１内でデコーダヘッドに供給する。対照的に、９本のグローバル列選択線ＣＳＧは１６個のブロックすべてにわたって横断し、１６個のブロックすべてにおいてデコーダヘッドに供給する。１６ヘッド列セレクタ（すなわち、図３におけるデコーダヘッド３５６）および３個のトランジスタのＸＣＳＥＬデコーダヘッド４００はアレイの外側で実現されて示されるのに対して、バイアス回路およびグローバル列選択線デコーダはアレイの下に実現されて示される。
例示的な構成Ｂ（行デコーダ）
図２に示される例示的なアレイ３００に戻って参照して、（ブロック３０８）などの各ブロックは４，０９６本のアドレス指定可能なワード線を含み、各々はともにおよびアレイブロックの下に配置されるワード線ドライバに垂直に接続された４つのワード線の層の各々の上にワード線セグメントを含む。好ましい実施例では、テストおよび冗長性をサポートするために追加のワード線が含まれ、これはたとえばブロック当たり８８本の追加のワード線を加え、合計４，１８４本のワード線になる。これらのワード線は２：１で交互配置されるため、ワード線復号化回路は各メモリブロック間で２，０９２個のワード線接続部（たとえば、垂直接続部３１０）に接続しなければならない。
すべてのメモリアレイブロックは、ブロックの各々の側でそれぞれの複数の４ヘッドデコーダに関連付けられる。ブロックの左側の個々の４ヘッドデコーダおよびブロックの右側の対応する４ヘッドデコーダは両方、共通の行選択デコーダからの単一の復号化された線に応答し、ブロック内の８本のワード線のうち１本のワード線をともに復号化する。
ここで図６を参照して、ある特定の回路の詳細および示されるさまざまな要素ブロックのある特定のレイアウト関係を伝えるように意図される階層型の、複数レベルの複数ヘッドワード線デコーダ回路の配置５００の例示的な実施例を表わすブロック図が示される。３つのメモリブロック５０２、５０４、５０６は各々、４１８４本のワード線を含む。４ヘッドワード線ドライバ５０８は、ブロック５０４の左に示され、メモリブロック５０４を左に出る４本のワード線を駆動するのに対して、別の４ヘッドワード線ドライバ５１０は、ブロック５０４の右に示され、メモリブロック５０４を右に出る４本のワード線を駆動する。ワード線は２：１で交互配置されるため、隣接するワード線はその両側でブロックを出る。４ヘッドワード線ドライバ５０８および５１０は両方、ブロック５０４における８本のワード線のうち１本のワード線を復号化および選択するように単一の行選択線ＲＳＥＬ［０］に応答する。
示されるように、４ヘッドワード線ドライバ５０８に関連付けられる４本のワード線は２つの隣接するメモリブロック５０２、５０４に共通である。言い換えれば、所与の４ヘッドワード線ドライバは２つの隣接するブロックの各々における４本のワード線を復号化および駆動する。図が暗に示すように、これらの隣接するブロックは関連付けられるワード線ドライバの左および右にそれぞれにあると見なされることができる。しかしながら、好ましい実施例では、このような４ヘッドワード線ドライバは実質的にはアレイブロックの下に配置され、ワード線への垂直接続部のみがブロック間に作られる。
各々の４ヘッドワード線ドライバは、４本の「選択された」バイアス線および１本の選択されないバイアス線の関連付けられるグループに応答し、すべては関連付けられるバイアス回路から発生する。たとえば、４ヘッドワード線ドライバ５１０ならびにブロック５０４および５０６の両方におけるワード線に関連付けられる追加のワード線ドライバ回路はすべてが、行バイアス回路５１４によって発生する４本の選択されたバイアス線ＸＳＥＬ＜０＞、ＸＳＥＬ＜１＞…ＸＳＥＬ＜３＞および共通の選択されないバイアス線ＵＸＬ
のグループを共有する。同様に、４ヘッドワード線ドライバ５０８ならびにブロック５０２および５０４の両方におけるワード線に関連付けられる追加のワード線ドライバ回路はすべてが、行バイアス回路５１２によって発生する４本の選択されたバイアス線ＸＳＥＬ＜０＞、ＸＳＥＬ＜１＞…ＸＳＥＬ＜３＞およびそれぞれの選択されないバイアス線ＵＸＬのそれぞれのグループを共有する。（ＢＬＫ＜ｉ＞とも名付けられる）ブロック５０４が選択されると、行バイアス回路５１２、５１４は両方ＢＬＫＥ［ｉ］信号５１６によってイネーブルにされる。各々の行バイアス回路は、４個のヘッドのうちどれが選択されるかを選択するための行アドレスＲＡＤ［２：１］の２ビット部分にも応答し、ある特定の動作モード中に、選択されたバイアス線および／または選択されないバイアス線を浮動させるためのＦＬＯＡＴ信号、ならびに動作のある特定のモード中にＵＸＬ線が駆動される電圧を伝えるＶＵＸ入力に応答する。
４本の選択されたバイアス線ＳＥＬ＜０＞、ＳＥＬ＜１＞…ＳＥＬ＜３＞の相補的なグループも示され、選択されたバイアス線はハイに駆動される。このような線は、実現されると、選択されたワード線ドライバに堅固な局所的な接地電位をよりよくもたらすために、選択されたメモリブロックを通る分散した接地経路を達成するために使用され得る。このような分散した接地回路は、ロイ・イー・ショイアーレインによる「三次元メモリアレイのための複数層のワード線セグメントを有するワード線の配置」、すなわち２００３年３月３１日に出願され、現在では米国特許出願公開番号第２００４−０１９０３６０ Ａ１号として公開されている米国出願番号第１０／４０３，８４４号（現在の米国特許第６，８７９，５０５号）にさらに記載され、この出願は引用によって全文が本明細書に援用される。
示されるように、各々のワード線ドライバは、ＲＳＥＬ線が選択されない（すなわち、ローである）ときに、その関連付けられるワード線を、それに関連付けられる、共有される選択されないバイアス線ＵＸＬに結合するＰ−チャネルトランジスタ（たとえば、トランジスタ５０９）を含み、ＲＳＥＬ線が選択される（すなわち、ハイである）ときに、その関連付けられるワード線を、それに関連付けられる、選択されたバイアス線ＸＳＥＬ＜０＞、ＸＳＥＬ＜１＞…ＸＳＥＬ＜３＞のグループのうち関連付けられる１つに結合するＮ−チャネルトランジスタ（たとえば、トランジスタ５１１）をさらに含む。これらの選択されたバイアス線のうち１本は（関連付けられるメモリブロックが選択されると想定して）行バイアス回路によってローレベルに復号化および駆動され、他の３本の選択されたバイアス線は選択されないワード線に好適な電圧で駆動される。その結果、単一の選択されたＲＳＥＬ線は選択されたメモリブロックにおける１本のワード線をローに駆動し、複数ヘッドドライバのための「選択された」バイアスノードによってではあるが、選択されたブロックにおける他の７本のワード線を選択されないバイアスレベルに駆動する。他の選択されないメモリブロックでは、アクティブなＲＳＥＬ線によってワード線が選択されないように、４個の選択されたバイアスノードのすべてが、選択されないバイアスレベルに駆動される。
行選択線ＲＳＥＬ［０］はメモリストライプ全体においてメモリブロックすべてにわたって横断し、ストライプのブロックの各対の「間に」位置するそれぞれの４ヘッドワード線ドライバ（および、各々がそれぞれに第１のブロックおよび最後のブロックの「外側に」位置するさらに２つ）を駆動する。合計５１２本のこのようなＲＳＥＬ線が同様にアレイにわたってルーティングされ、それぞれの複数の４ヘッドワード線ドライバに同様に結合される。１１本の追加のＲＳＥＬ線が８８本のテストおよび冗長ワード線にもたらされ、合計５２３本の（「グローバル行線」および「グローバルワード線」としても公知である）ＲＳＥＬ線になる。例示的な回路、動作、バイアス条件、フローティング条件、読出およびプログラムモードを含む動作のモードなどのさらなる詳細は、既に上で参照したロイ・イー・ショイアーレインによる「三次元メモリアレイのための複数層のワード線セグ
メントを有するワード線の配置」、すなわち米国特許出願公開番号第２００４−０１９０３６０ Ａ１号（米国特許第６，８７９，５０５号）にさらに記載される。
グローバル行線の選択時間を早めるために、これらのＲＳＥＬ線は、（「グローバル行デコーダ５２０、５２２」としても公知である）２つの階層型行選択デコーダ５２０、５２２によってその両端において駆動され、２つの階層型行選択デコーダ５２０、５２２の各々はそれぞれにアレイの外側でアレイストライプの左側および右側に位置する。階層型デコーダ構造を使用することによって、グローバル行デコーダ５２０の大きさが縮小され、したがって、アレイの効率が改良される。さらに、逆の復号化モードがテスト能力の改良のために都合よく与えられてもよく、これはケネス・ケイ・ソ（Kenneth K. So）、ルカ・ジィ・ファソリ（Luca G. Fasoli）およびロイ・イー・ショイアーレインによる「デュアルモードデコーダ回路、それを組入れる集積回路メモリアレイ、および関連する動作の方法（Dual-Mode Decoder Circuit, Integrated Circuit Memory Array Incorporating
Same, and Related Methods of Operation）」と題される、２００４年１２月３０日に出願された米国出願番号第１１／０２６，４９３号にさらに記載され、この出願は引用によって全文が本明細書に援用される。
ここで図７を参照して、ここではＲＳＥＬ［０］、ＲＳＥＬ［１］、ＲＳＥＬ［２］およびＲＳＥＬ［３］と名付けて示される４本のグローバル行線を駆動するための４ヘッドデコーダ５５２を含むグローバル行デコーダ５２０、５２２の一部の例示的な実施例が示される。この４ヘッドデコーダ５５２は、第２のレベルの複数ヘッドデコーダ回路と見なされることができ、第１のレベルのデコーダ５５４からの第１のレベルの復号化された出力５５６（およびその相補出力５５７）に応答する。（実際には、第１のレベルのデコーダ５５４は、以下で説明するプリデコードされた線５７３のグループを発生させるための回路などの、ここでは図示されない他の部分を適正に含む。）ＮＡＮＤゲート５７２は、１４本のプリデコードされた線５７３のうち４本の特有の組合せを受取って、アクティブ−ロー出力を復号化し、このアクティブ−ロー出力は次いでレベルシフタ５７１によってレベルシフトされて、相補的な第１のレベルの復号化された出力５５６、５５７を発生させる。ＮＡＮＤゲート５７２およびレベルシフタ５７１は、４本のグローバル行線ＲＳＥＬごとにそれぞれの第１のレベルの出力を発生させるために（明らかに、プリデコードされた線の異なる特有の組合せを用いて）繰返される。４ヘッドデコーダ５５２、ならびに単一のＮＡＮＤゲート５７２およびレベルシフタ５７１を含む第１のレベルのデコーダ「スライス（slice）」は、以下で説明するように、完全なグローバル行線デコーダを実現するために繰返し使用される行デコーダセルＲＤ＿ＲＯＷＤＥＣ＿４Ｘをともに形成すると見なされることができる。
４ヘッドデコーダ５５２は４本の「選択された」バイアス線ＲＤＥＣＢ［３：０］に関連付けられる。このような名前の根拠は、デコーダヘッドへの入力が選択される（すなわち、アクティブレベルに駆動される）場合に所与のデコーダヘッドがその出力を「選択された」バイアス線に結合するためである。しかしながら、これは、示されるヘッドのうち４個すべてが、出力が選択されていることを反映するレベルにそのそれぞれの出力を駆動することを決して暗に意味するものではない。なぜなら、選択されたバイアス線のうち典型的には１本だけが、選択された出力に好適な条件で実際にバイアスをかけられ、残余の３本の選択されたバイアス線は選択されない出力に好適な条件でバイアスをかけられるためである。示されるデコーダヘッドは、デコーダヘッド出力ノードをバイアス線の第１のグループの関連付けられる１つ、この場合には４本のバイアス線ＲＤＥＣＢ［３：０］のグループに結合するための回路をともに形成するＮ−チャネルトランジスタ５６２およびＰ−チャネルトランジスタ５６３を含む３個のトランジスタを含む。一度に選択される１個の４ヘッドデコーダ５５２（すなわち、その入力ノード５５６および５５７がそれぞれにローおよびハイである）では、これらのトランジスタは両方、４個のデコーダヘッドの
各々においてオンであり、トランジスタ５６２、５６３が十分な転送ゲートを形成するので、各々のヘッドは、ヘッドが結合される関連付けられる選択されたバイアス線上で伝えられるいかなるバイアスレベルにもその出力を駆動する。
逆に、複数ヘッドデコーダのための入力ノードがイナクティブであるまたは選択されない場合には、すべてのこのようなヘッドはそのそれぞれの出力を、関連付けられる「選択されない」バイアス線に駆動する。多くの有用な実施例では、このような選択されないバイアス線は、複数ヘッドデコーダのすべてのヘッドによって共有される単一のバイアス線にまとめられてもよい。ここでこのようなことは、この電位がすべての動作モードに適切な選択されないグローバル行線であるため、選択されないバイアス線が実際には接地に結び付けられるというさらなるねじれに当てはまる。しかしながら、より一般的な見解では、示されるデコーダヘッドは、デコーダヘッド出力ノードをバイアス線の第２のグループの関連付けられる１つ、この場合には接地線であるただ１つの共有されるバイアス線のグループに結合するための回路を形成すると見なされることができるＮ−チャネルトランジスタ５６４を含む。選択されない４ヘッドデコーダ５５２（すなわち、その入力ノード５５６および５５７がそれぞれにハイおよびローである）では、４つのデコーダヘッドの各々におけるそれぞれのトランジスタ５６４がオンにされ、各ヘッドは、ここでは接地電位である、ヘッドが結合される関連付けられる選択されないバイアス線上で伝えられるいかなるバイアスレベルにもその出力を駆動する。
ここで図８を参照して、グローバル行デコーダ５２０のより高いレベルの図が示される。この図は、図２に示される行デコーダ３０２の上半分にも対応する。ＲＤ＿ＲＯＷＤＥＣ＿４Ｘセルの複数のインスタンス化は、必要なグローバル行線すべてを発生させるために実現される。上述のプリデコードされた線５７３を発生させる（「段１デコーダ」とも名付けられる）プリデコーダ５８２が示される。通常の読出およびプログラミング動作中に４ヘッドデコーダ５５２のための４本の選択されたバイアス線５５８、５５９、５６０、５６１を発生させる段２デコーダおよび比較器５８４も示される。しかしながら、ある特定のテストモード中には、このような選択されたバイアス線は、２つのグローバル行デコーダの他方によって駆動される選択されたグローバル行線を比較するための逆復号化モードにおける一致線として機能する。このような動作の詳細および段２デコーダおよび比較器５８４の他の詳細は、ケネス・ケイ・ソ、ルカ・ジィ・ファソリおよびロイ・イー・ショイアーレインによる前述の「デュアルモードデコーダ回路、それを組入れる集積回路メモリアレイ、および関連する動作の方法」に記載される。
クロスポイントアレイ３００についてのプログラミング中の例示的なバイアス条件は以下のとおりである。選択されたビット線は約１０ボルトに駆動され、選択されないワード線は約９ボルトに駆動され、選択されないビット線は約１ボルトに駆動され、選択されたワード線は接地または接地近くに駆動される。これは１０ボルトのプログラミング電圧に対応する。動作の読出モード中、読出電圧は約２ボルトである。同様のメモリアレイに好適なバイアス条件および回路のさらなる説明は、ロイ・イー・ショイアーレインおよびマシュー・ピィ・クローリー（Matthew P. Crowley）による「２つの目的を兼ねたドライバデバイスとともにメモリアレイ線ドライバを利用する複数ヘッドデコーダ構造（Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual Purpose Driver Device）」、すなわち米国特許出願公開番号第ＵＳ２００３−０１２８５８１ Ａ１号（現在の米国特許第６，８５６，５７２号）に見られることができ、この出願は引用によって全文が本明細書に援用され、同様のメモリアレイに好適なバイアス条件および回路のさらなる説明はさらに、ロイ・イー・ショイアーレインによる「メモリアレイに書込むときに選択されたアレイ線および選択されないアレイ線にバイアスをかけるための方法および機器（Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array）」、すなわち米国特許第６，６１８，２９５号に見られる
ことができ、これは引用によって全文が本明細書に援用され、同様のメモリアレイに好適なバイアス条件および回路のさらなる説明はさらに、クリーブランド（Kleveland）らによる「連続チェーンダイオードスタックを組入れる三次元メモリアレイ（Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack）」、すなわち米国特許第６，６３１，０８５号に見られることができ、これは引用によって全文が本明細書に援用される。
例示的な構成Ｃ（行デコーダ）
階層型の、複数レベルの複数ヘッドデコーダ回路の別の例示的な実施例がＮＡＮＤストリングを組入れる三次元の読出／書込メモリアレイのためのワード線デコーダの文脈の中で紹介される。ここで図９を参照して、ブロック図は３個のメモリアレイブロック６０２、６０４、６０６を示す。１個のワード線デコーダ６０８は階層型デコーダ６１０を含み、その復号化された出力は複数ヘッドインバウンドワード線デコーダ６１２および複数ヘッドアウトバウンドワード線デコーダ６１４を駆動する。階層型デコーダ６１０はメモリアレイブロック６０４の下に都合よく実現される（したがって、行ブロックであると考えられる）のに対して、インバウンドワード線デコーダ６１２およびアウトバウンドワード線デコーダ６１４はアレイブロックの外側に（すなわち、アレイブロック６０４とアレイブロック６０６との間に）実現される。同様に、別のワード線デコーダは、階層型デコーダ６２０と、複数ヘッドインバウンドワード線デコーダ６２２と、複数ヘッドアウトバウンドワード線デコーダ６２４とを含む。アレイブロック６０４内のワード線は２：１で交互配置され、半分は複数ヘッドインバウンドワード線デコーダ６１２によって駆動され、残余の半分は複数ヘッドインバウンドワード線デコーダ６２２によって駆動される。
複数ヘッドアウトバウンドワード線デコーダ６１４はアレイブロック６０６内でワード線の半分を駆動する（他の半分は、図示されない別のアウトバウンドワード線デコーダによって駆動される）。アレイブロック６０６の下に実現されるワード線関連回路はなく、そのエリアはその代わりに列サポート回路のために使用されることができ、ブロック６０６はしたがって列ブロックであると考えられる。これによって行および列デコーダ回路はチェッカー盤の態様で配置されることができ、これは「行および列デコーダ回路が複数のメモリアレイの下にチェッカー盤のパターンで配置されたメモリデバイス（Memory Device with Row and Column Decoder Circuits Arranged in a Checkerboard Pattern under a Plurality of Memory Arrays）」と題される、ロイ・イー・ショイアーレインの米国特許第６，５６７，２８７号により詳細に記載され、この開示は引用によって本明細書に援用される。
ここで図１０を参照して、ワード線デコーダ６０８のより詳細な図が示される。階層型デコーダ６１０は複数の第２のレベルの復号化された出力ＸＲＳ０、ＸＲＳ１…ＸＲＳ（Ｎ）を発生させ、その各々はインバウンドの方向に３２本のワード線を駆動するためのそれぞれの第３のレベルの３２ヘッドデコーダ回路６５４を駆動し、さらにアウトバウンドの方向に３２本のワード線を駆動するための別のそれぞれの第３のレベルの３２ヘッドデコーダ回路６５６を駆動する。インバウンドおよびアウトバウンドの各々の方向に、３２本のワード線は好ましくはメモリアレイの４つのワード線の層の各々の上に８本のワード線として配置される。集合的に複数ヘッドアウトバウンドワード線デコーダ６１４を形成する複数の３２ヘッドデコーダ回路６５６はバイアス発生器回路６５８に関連付けられ、バイアス発生器回路６５８は好ましくは３２本の「選択された」バイアス線６６０および８本の「選択されない」バイアス線６６２を発生させる。これによって、各々のワード線の層上のワード線についての選択されたバイアス条件および選択されないバイアス条件を独立して容易に制御できる。別の同様のバイアス発生器回路６５９も、集合的に複数ヘッドインバウンドワード線デコーダ６１２を形成する複数の３２ヘッドデコーダ回路６５４に関連付けられる。以下で説明するように、３２ヘッドデコーダ回路の隣接する対（たと
えば、６５６、６５７）は好ましくは、一方のこのようなデコーダ（たとえば、６５６）に関連付けられる（４つの層の各々の上の）８本のワード線が他方のこのようなデコーダ（たとえば、６５７）に関連付けられる（４つの層の各々の上の）８本のワード線に重なるように配置される。
第２のレベルの復号化された出力ＸＲＳ［ｘｘ］線の各々は、レベルシフタ６５０から受取られたレベルシフトされたブロックイネーブル信号の相補的な対に応答し、さらに２本の「選択された」バイアス線ＸＲ０およびＸＲ１のうち１つに応答する３個のトランジスタのデコーダヘッド６５２によって発生する。デコーダヘッド６５２のための「選択されない」バイアス線は、共有されるバイアス線、この場合には（動作モードに応じて異なる電圧を伝えることができる）デコーダ電源線である。さまざまなブロックイネーブル信号がさまざまな行アドレスの復号化に基づいて発生するであろう。したがって、これは複数の第１のレベルの復号化された出力（すなわち、相補的なレベルシフトされたブロックイネーブル信号）を有する第１のレベルのデコーダ回路と見なされることができる。これらの復号化された出力の各々は次いで第２のレベルの２ヘッドデコーダ回路を駆動し、その各ヘッド６５２は複数の第２のレベルの復号化された出力（すなわち、ＸＲＳ［ｘｘ］）のうちそれぞれ１つを駆動する。最後に、これらの第２のレベルの復号化された出力の各々は次いで第３のレベルの６４ヘッドデコーダ回路（すなわち、３２ヘッドデコーダ回路６５４および３２ヘッドデコーダ回路６５６）を駆動し、その各ヘッドはそれぞれの第３のレベルの復号化された出力（すなわち、アレイの個々のワード線）を駆動する。好ましくは、３２ヘッドのデコーダ回路６５４、６５６を有するデコーダヘッドは、それぞれのワード線をその関連付けられる選択されたバイアス線に結合するＰ−チャネルトランジスタと、それぞれのワード線をその関連付けられる選択されないバイアス線に結合するＮ−チャネルトランジスタとを含む２個のトランジスタのワード線ドライバであり、両方はＸＲＳ［ｘｘ］信号によってゲート制御される。
示される例示的な実施例では、各々のＮＡＮＤストリングは、ＮＡＮＤストリングをグローバルビット線に結合する第１の選択デバイスと、１６個のメモリセルデバイスと、ＮＡＮＤストリングを共通のソースノードまたはバイアスノードに結合する第２の選択デバイスとを含む。したがって、各々のＮＡＮＤストリングは１６本のワード線および２本の選択線を必要とする。動作の消去モードの際、ワード線を共有するＮＡＮＤストリングのグループの各ＮＡＮＤストリングにおけるメモリセルはすべて同時に消去される。メモリセルのこのグループは消去ブロックを定義する。上で示されたブロックイネーブル信号は消去ブロックに対応する（すなわち、１６本のワード線（すなわち、このデコーダからの８本のワード線およびメモリブロックの反対側のデコーダからの８本の交互配置されたワード線）を制御する）。
読出、プログラミングまたは消去の際に、選択されたブロックに属するワード線は選択された電圧（たとえば、ＶPROGRAM）または選択されない電圧（たとえば、ＶPASS）に駆動され、これらの電圧はすべての他の選択されないストリングのための選択された電圧および選択されない電圧とは異なる（たとえば、その両方は好ましくは接地に駆動され得る）。１６個のメモリセルトランジスタを有し、交互配置されたワード線を利用する（したがって、メモリブロックの各側から８本のワード線を受取る）選択されたＮＡＮＤストリングでは、選択されたＸＲＳ線は好ましくは、１個のメモリセルトランジスタが（読出または書込に）適切な選択された条件に駆動され、他の７個の選択されないメモリセルが適切な通過条件に駆動されるようにブロックの一方の側で駆動される８本のワード線をすべて制御する。（メモリブロックの他方の側では、８本のワード線はすべて通過条件に駆動されるであろう。）８ヘッドデコーダが論理的には十分であろうが、単一のワード線の層上の８本のワード線と接続するには困難であり、特に三次元アレイでは他の層上の他のワード線と接続するには困難である。他の選択されないメモリブロックでは、すべてのこの
ようなワード線は好ましくは接地などの同一のレベルに駆動される。
ここで図１１を参照して、デコーダ６５６および６５７などの３２ヘッドデコーダの隣接する対のための有用な回路およびレイアウト配置が示される。デコーダ６５６内には、３２個のデコーダヘッドのうち１２個が示され、各々はＸＲＳ２信号に応答する。ＸＲＳ２信号が選択される（すなわち、ここで示されるようにアクティブローになる）場合、８個のデコーダヘッドはイネーブルにされて、ワード線の層Ｘ０上のワード線ＷＬ０、ＷＬ１…ＷＬ７を、バイアス回路６５８によって発生するそれぞれの選択されたバイアス信号に結合する。８個のヘッドのすべてがＸＲＳ２の復号化されたノードによって選択されると、バイアス回路６５８は層Ｘ０上の８本のワード線をすべて制御できる。しかしながら、示されるように、（ワード線ＷＬ０〜ＷＬ３を駆動する）これら８個のデコーダヘッドのうち４個はデコーダ６５７内に配置されるのに対して、（ワード線ＷＬ４〜ＷＬ７を駆動する）他の４個のデコーダヘッドはデコーダ６５６内に配置される。同様に、ＸＲＳ３信号が選択される場合、８個のデコーダヘッドはイネーブルにされて、ワード線の層Ｘ１上のワード線ＷＬ０、ＷＬ１…ＷＬ７を、バイアス回路６５８によって発生する（ここではＳＥＬＥＣＴ ＢＩＡＳ０、１、２…７と名付けられる）それぞれの選択されたバイアス信号に結合する。（ワード線ＷＬ０〜ＷＬ３を駆動する）これら８個のデコーダヘッドのうち４個はデコーダ６５７内に配置されるのに対して、（ワード線ＷＬ４〜ＷＬ７を駆動する）他の４個のデコーダヘッドはデコーダ６５６内に配置される。示されるように、ＸＲＳ線の対は、４個のデコーダヘッドの各グループの後で、デコーダヘッドへの接続を交互にする。一方の復号化経路をブロックイネーブルに基づかせ、他方の復号化経路を層およびワード線選択情報に基づかせる階層型ワード線デコーダを実現することによって（すなわち、異なる層が異なる選択されない電圧を有するので）、デコーダ構造は非常に効果的および直接的な実現に適している。（選択されないストリングについての）接地レベルと（選択されたストリングについての）ＶPASSレベルとの間で選択する消去ブロック当たりの局所的な選択されないバイアススイッチなどの他の構造も、選択されたメモリブロックおよび選択されないメモリブロックの両方におけるすべてのワード線に好適なバイアス条件を与えることを助けるために利用されることができる。
例示的な三次元ＮＡＮＤストリングメモリアレイ、動作の方法およびその製造のさらなる詳細は、ロイ・イー・ショイアーレインらによる「直列接続されたトランジスタストリングを組入れるプログラマブルメモリアレイ構造ならびにその製造および動作のための方法（Programmable Memory Array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same）」、すなわち２００２年１２月３１日に出願され、現在では米国特許出願公開番号第ＵＳ２００４−０１２５６２９ Ａ１号として公開されている米国出願番号第１０／３３５，０７８号に記載され、この出願は引用によって全文が本明細書に援用され、例示的な三次元ＮＡＮＤストリングメモリアレイ、動作の方法およびその製造のさらなる詳細はさらに、エン−シン・チェン（En-Hsing Chen）らによる「選択されないメモリセルにおけるチャネル領域のキャパシタンスブースティングを組入れるＮＡＮＤメモリアレイおよびその動作のための方法（NAND Memory Array Incorporating Capacitance Boosting of Channel Regions in Unselected Memory Cells and Method for Operation of Same）」、すなわち２００３年１２月５日に出願され、現在では米国特許出願公開番号第ＵＳ２００４−０１４５０２４ Ａ１号として公開されている米国出願番号第１０／７２９，８３１号に記載され、この出願は引用によって全文が本明細書に援用され、例示的な三次元ＮＡＮＤストリングメモリアレイ、動作の方法およびその製造のさらなる詳細はさらに、アンドリュー・ジェイ・ウォーカー（Andrew J. Walker）らによる「直列接続されたトランジスタストリングを組入れるプログラマブルメモリアレイ構造を製造するための方法（Method for Fabricating Programmable Memory Array Structures Incorporating Series-Connected Transistor Strings）」、すなわち２００２年１２月３１日に出願され、現在では米国特許出願公開番号
第ＵＳ２００４−０１２４４６６ Ａ１号として公開されている米国出願番号第１０／３３５，０８９号に記載され、この出願は引用によって全文が本明細書に援用され、例示的な三次元ＮＡＮＤストリングメモリアレイ、動作の方法およびその製造のさらなる詳細はさらに、ルカ・ジィ・ファソリおよびロイ・イー・ショイアーレインによる「複数のタイプのＮＡＮＤストリング構造を組入れるメモリアレイを含む集積回路（Integrated Circuit Including Memory Array Incorporating Multiple Types of NAND String Structures）」、すなわち２００４年１２月３０日に出願された米国出願番号第１１／０２６，４９２号に記載され、この出願は引用によって全文が本明細書に援用される。
本明細書において示される実施例の多くは３個のトランジスタのデコーダヘッドを有する第２のレベルの複数ヘッドデコーダを組入れるが、第２のレベルの復号化された出力上の所望の電圧レベルに応じて、２個のトランジスタのデコーダヘッドを含む他の実施例が有利であろう。
理解すべきであるように、本明細書に示される具体的な例示的な実施例は、第１のレベルの復号化された出力の数、第２のレベルのデコーダヘッドの数、第２のレベルのデコーダ出力の数、第３のレベルのデコーダヘッドの数、第３のレベルの復号化された出力の数などの具体的な数値の例の文脈の中で記載されてきた。他の設計の目的に一致する他の変形例がこの開示の教示を使用して実現され得る。さらに、階層型の、複数レベルの複数ヘッドデコーダ回路は、複数ヘッドデコーダ回路の３つ以上のレベルを含んでもよい。
ほとんどのメモリアレイは、比較的高い程度の均一性を有して設計される。たとえば、通常どのビット線もみな、同一の数のメモリセルを含む。別の例として、ビット線、ワード線、アレイブロックおよびメモリ面でさえ、その数は、復号化回路を容易にするためおよび復号化回路の効率のために、２を数値で整数乗したもの（すなわち、２N）であることが多い。しかしながら、このような規則性または一貫性はこの発明の実施例のいずれにも必ず必要であるわけではない。たとえば、異なる層上のワード線セグメントは異なる数のメモリセルを含んでもよく、メモリアレイは３つのメモリ面を含んでもよく、第１のアレイブロックおよび最後のアレイブロック内のワード線セグメントは、メモリセルの数またはビット線の構成の点で、およびメモリアレイ設計の通常の一貫性に対する多くの他の不規則な変形例のいずれかの点で、異なる可能性がある。特許請求の範囲に特に明示的に記載されない限り、このような通常の規則性は、本明細書に記載される実施例に示されるものでさえ、いかなる請求項の意味にも取込まれるべきではない。
上部、左、底部および右という名称は単にメモリアレイの４つの側についての都合のよい記述用語であることを理解すべきである。ブロックのワード線セグメントは、ワード線セグメントの２つの互いに噛み合うグループが水平に向くように実現されてもよく、ブロックのビット線は、ビット線の２つの互いに噛み合うグループが垂直に向くように実現されてもよい。ワード線またはビット線の各々のそれぞれのグループは、アレイの４つの側のうち１つの側でそれぞれのデコーダ／ドライバ回路およびそれぞれのセンス回路によって供給され得る。好適な列回路は、「レイアウトピッチが極めて小さいアレイ線を接続するのに特に適したツリーデコーダ構造（Tree Decoder Structure Particularly Well Suited to Interfacing Array Lines Having Extremely Small Layout Pitch）」、すなわち２００２年１１月２７日に出願された米国特許出願番号第１０／３０６，８８８号（現在の米国特許第６，８５９，４１０号）に説明され、この出願は引用によって全文が本明細書に援用される。
ワード線は行線またはＸ−線とも称されてもよく、ビット線は列線またはＹ−線とも称されてもよい。「ワード」線と「ビット」線との間の区別は、当業者にとって少なくとも２つの異なる意味合いを伴い得る。メモリアレイを読出す際に、ワード線は「駆動され」
、ビット線は「検知される」ことが当業者によって想定される。この点で、Ｘ−線（または、ワード線）は通常、メモリセルトランジスタのゲート端子、またはもしあればメモリセルスイッチデバイスのスイッチ端子に接続されるように企図される。Ｙ−線（または、ビット線）は通常、メモリセルの切換られる端子（たとえば、ソース／ドレイン端子）に接続されるように企図される。第２に、メモリ編成（たとえば、データバスの幅、動作中に同時に読出されるビットの数など）は、データ「ワード」よりもむしろデータ「ビット」と整列する２本のアレイ線の１組を見ることに何らかの関連を有し得る。その結果、Ｘ−線、ワード線および行線、ならびにＹ−線、ビット線および列線という本明細書における名称はさまざまな実施例を例証するが、限定的な意味ではなくむしろより一般的な意味で見なされるべきである。
本明細書において使用されるように、（たとえば、ワード線セグメントを含む）ワード線およびビット線は、通常直交するアレイ線を表わし、少なくとも読出動作中にワード線が駆動され、ビット線が検知されるという、当該技術分野における共通の想定を概して辿る。したがって、アレイのビット線はアレイの検知線とも称されてもよい。このような用語を使用することによってワード編成について特定の意味が導かれるべきではない。さらに、本明細書において使用されるように、「グローバルアレイ線」（たとえば、グローバルワード線、グローバルビット線）は、２つ以上のメモリブロックにおけるアレイ線セグメントに接続するアレイ線であるが、このようなグローバルアレイ線がメモリアレイ全体にわたって、または実質的に集積回路全体にわたって横断しなければならないことを示唆する特定の推論がなされるべきではない。
本明細書において使用されるように、受動素子メモリアレイは複数の２端子メモリセルを含み、各々は関連付けられるＸ−線と関連付けられるＹ−線との間に接続される。このようなメモリアレイは二次元の（平面の）アレイである場合もあれば、メモリセルの２つ以上の面を有する三次元のアレイである場合もある。各々のこのようなメモリセルは、逆方向の（すなわち、カソードからアノードへの）電流が順方向の電流よりも低い非線形の導電性を有する。プログラミングレベルよりも大きな、アノードからカソードへの電圧を適用することによって、メモリセルの導電性は変化する。導電性は、メモリセルがヒューズ技術を組入れるときには減少する可能性があり、またはメモリセルがアンチヒューズ技術を組入れるときには増加する可能性がある。受動素子メモリアレイは必ずしも１回限りのプログラマブル（すなわち、追記型）メモリアレイであるとは限らない。
このような受動素子メモリセルは概して、電流をある方向に向ける電流ステアリング素子と、電流の状態を変化させることができる別の構成要素（たとえば、ヒューズ、アンチヒューズ、キャパシタ、抵抗素子など）とを有すると見なされることができる。メモリ素子のプログラミング状態は、メモリ素子が選択されるときに電流の流れまたは電圧降下を検知することによって、読出されることができる。
本明細書に記載されるこの発明のさまざまな実施例では、多くの異なるメモリセル技術が使用されるように企図される。好適な三次元のアンチヒューズメモリセル構造、構成およびプロセスは、「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよび製造の方法」と題されるジョンソンらの米国特許第６，０３４，８８２号、「三次元メモリアレイおよび製造の方法（Three-Dimensional Memory Array and Method of Fabrication）」と題されるノール（Knall）らの米国特許第６，４２０，２１５号、「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよび製造の方法」と題されるジョンソンの米国特許第６，５２５，９５３号、「三次元メモリ（Three Dimensional Memory）」と題されるクリーブズ（Cleeves）による米国特許出願公開番号第２００４−０００２１８４ Ａ１号、および「高密度不揮発性メモリを作るための改良された方法（An Improved Method for Making a High Density Nonvolatile Memory）」と題される、２０
０２年１２月１９日に出願されたハーナー（Herner）らによる米国特許出願番号第１０／３２６，４７０号に記載されるものを含むが、それらに限定されない。これらの列挙された開示の各々は引用によって全文が本明細書に援用される。
この発明は、従来の単一レベルのメモリアレイおよび複数レベルの（すなわち、三次元の）メモリアレイの両方を含む幅広いさまざまなメモリセル技術ならびにメモリアレイ構成、特に極めて高密度のＸ−線またはＹ−線ピッチ要件を有するもののいずれとも有利に使用されるように企図される。ある特定の実施例では、メモリセルは、ジョンソンらの米国特許第６，０３４，８８２号およびチャン（Zhang）の米国特許第５，８３５，３９６号に記載されるように、半導体材料から構成されてもよい。ある特定の実施例では、アンチヒューズメモリセルが企図される。ＭＲＡＭおよび有機受動素子アレイなどの他のタイプのメモリアレイも使用され得る。ＭＲＡＭ（magnetoresistive random access memory）（磁気抵抗ランダムアクセスメモリ）は、磁気トンネル接合（magnetic tunnel junction）（ＭＴＪ）などの磁気メモリ素子に基づいている。ＭＲＡＭ技術は、２００１年２月６日の２００１ ＩＥＥＥ国際固体回路会議の技術論文の要約、ＩＳＳＣＣ ２００１／セッション７／技術方向：アドバンスト・テクノロジーズ／７．６（the Digest of Technical Papers of the 2001 IEEE International Solid-State Circuits Conference, ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6）およびＩＳＳＣＣ２００１ビジュアル・サプリメント（ISSCC 2001 Visual Supplement）の９４〜９５頁、４０４〜４０５頁において発表された、ピーター・ケイ・ナジ（Peter K. Naji）らによる「２５６ｋｂ ３．０Ｖ １Ｔ１ＭＴＪ不揮発性磁気抵抗ＲＡＭ（A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM）」に記載される。ダイオードのような特性の導電性を有する少なくとも１つの層と、電界を適用することで導電性を変化させる少なくとも１つの有機材料とを含む、有機材料からなる層を組入れるある特定の受動素子メモリセルが使用され得る。グデンセン（Gudensen）らの米国特許第６，０５５，１８０号はこのような有機受動素子アレイを記載する。位相変化材料および無定形固体などの材料を含むメモリセルも使用されることができる。ウォルステンホルム（Wolstenholme）らの米国特許第５，７５１，０１２号およびオブシンスキ（Ovshinsky）らの米国特許第４，６４６，２６６号を参照されたい。他の実施例では、２端子受動素子メモリセルではなく３端子メモリセルも利用されてもよく、選択されたＹ−線（または、ビット線）上の２つ以上のメモリセルからの電流を合計するために複数のＸ−線（または、行線）が選択されてもよい。このようなメモリセルは、当該技術分野において周知のフラッシュＥＰＲＯＭおよびＥＥＰＲＯＭセルを含む。さらに、極めて高密度のＸ−線および／またはＹ−線ピッチ要件を有する他のメモリアレイ構成も企図され、これらのメモリアレイ構成はたとえば、トーマス・エイチ・リー（Thomas H. Lee）らによる「高密度アレイおよび電荷蓄積装置ならびにそれらを作るための方法（Dense Arrays and Charge Storage Devices, and Methods for Making Same）」、すなわち米国特許出願公開番号第ＵＳ２００２−００２８５４１ Ａ１号（現在の米国特許第６，８８１，９９４号）に記載される薄膜トランジスタ（thin-film transistor）（ＴＦＴ）ＥＥＰＲＯＭメモリセルを組入れるもの、およびショイアーレインらによる「直列接続されたトランジスタストリングを組入れるプログラマブルメモリアレイ構造ならびにその製造および動作のための方法」、すなわち米国特許出願公開番号第ＵＳ２００４−０１２５６２９ Ａ１号に記載されるＴＦＴ ＮＡＮＤメモリアレイを組入れるものなどであり、これらの出願は引用によって本明細書に援用される。
さまざまな図におけるさまざまなアレイ線の方向性は単に、アレイにおける交差する線の２つのグループの説明を容易にするのに都合がよい。ワード線は通常ビット線に直交しているが、これは必ずしも必要であるとは限らない。本明細書において使用されるように、集積回路メモリアレイは、ともにまたは近接してパッケージングされた２つ以上の集積回路装置ではなくモノリシックの集積回路構造である。
本明細書におけるブロック図は、ブロックを接続する単一のノードの用語を使用して記載され得る。それにもかかわらず、文脈が必要とするときには、このような「ノード」は実際には異なる信号を伝えるためのノードの対を表わす場合もあれば、いくつかの関連する信号を搬送するためまたはデジタル語もしくは他のマルチビット信号を形成する複数の信号を搬送するための複数の別個のワイヤ（たとえば、バス）を表わす場合もあることを理解すべきである。
この開示の教示に基づいて、当業者は容易にこの発明を実施できることが期待される。本明細書において与えられるさまざまな実施例の説明は、当業者がこの発明を実施できるようにするためにこの発明の十分な洞察および詳細をもたらすと考えられる。それにもかかわらず、明確にするために、本明細書に記載される実現例の定常的な特徴はすべてが示され、記載されるとは限らない。もちろん、任意のこのような実際の実現例を開発する際に、アプリケーションに関連する制約およびビジネスに関連する制約の遵守などの開発者の特定の目標を達成するために多数の実現例に特有の決定がなされなければならず、これらの特定の目標は実現例ごとにおよび開発者ごとに異なることを理解すべきである。さらに、このような開発努力は複雑で、時間がかかるかもしれないが、それにもかかわらずこの開示の利益を有する当業者にとって工学技術の定常的な引受けになるであろうということが理解されるであろう。
たとえば、各アレイまたはサブアレイ内のメモリセルの数、ワード線およびビット線プリデコーダおよびデコーダ回路およびビット線検知回路のために選択される特定の構成、ならびにワード編成についての決定はすべて、商業的に実現可能な製品を開発するという文脈の中でこの発明を実施する際に当業者が直面する工学技術の決定の典型であると考えられる。当該技術分野において周知であるように、さまざまな行および列デコーダ回路が、アドレス信号およびおそらくは他の制御信号に基づいて、メモリブロックならびに選択されたブロック内のワード線およびビット線を選択するために実現される。それにもかかわらず、たとえ技術的努力を単に定常的に行使することがこの発明を実施するために必要であると考えられるとしても、このような技術的努力は、要求の厳しい、競争力のある製品を開発する際にしばしば生じるさらなる発明努力を招く可能性がある。
回路および物理的な構造が概して推定されるが、現代の半導体の設計および製造の際に、物理的な構造および回路はその後の設計、テストまたは製造段階において使用するのに好適なコンピュータ可読記述形態、および結果として生じる製造された半導体集積回路の状態で実現され得ることが十分に認識される。したがって、従来の回路または構造に向けられる特許請求の範囲は、その特定の言語に一致して、対応する回路および／または構造の製造、テストまたは設計の改善を可能にするために媒体の状態で実現されようと、好適なリーダ機能と組合せられようと、コンピュータ可読符号化およびその表現で読める。この発明は、回路、関連する方法または動作、このような回路を作るための関連する方法、ならびにこのような回路のコンピュータ可読媒体符号化および方法を含むように企図され、これらはすべて本明細書に記載され、特許請求の範囲において定義される。本明細書において使用されるように、コンピュータ可読媒体は、少なくともディスク、テープまたは他の磁気媒体、光学媒体、半導体媒体（たとえば、フラッシュメモリカード、ＲＯＭ）もしくは電子媒体、ならびにネットワーク、有線、無線または他の通信媒体を含む。回路の符号化は、回路の概略的情報、物理的なレイアウト情報、挙動シミュレーション情報を含んでもよく、および／または回路が表わされるかまたは通信され得る他の符号化を含んでもよい。
先の詳細な説明は、この発明の多くの起こり得る実現例のうちのわずかしか記載していない。この理由のために、この詳細な説明は、限定としてではなく例示として意図される
。本明細書に開示される実施例の変形例および修正例は、この発明の範囲および精神から逸脱することなく、本明細書に示される説明に基づいてなされ得る。すべての等価物を含む特許請求の範囲のみが、この発明の範囲を定義するように意図される。さらに、上述の実施例は、単独でおよびさまざまな組合せの状態で使用されるように具体的に企図される。したがって、本明細書に記載されない他の実施例、変形例および改良は必ずしもこの発明の範囲から除外されるとは限らない。
この発明のいくつかの実施例に従う階層型デコーダ回路のブロック図である。 （上部のメモリストライプおよび下部のメモリストライプの状態で設計されて示される）三次元メモリアレイを含む例示的な集積回路を示すブロック図であり、この集積回路は、ワード線を復号化するための階層型デコーダの対をアレイストライプの両側に含み、ビット線を復号化するための階層型デコーダの対を各アレイストライプの上部および底部の両方に含む。 図２に示される集積回路のための例示的なビット線復号化回路の一部を表わす図である。 図３に示される復号化回路に有用な列デコーダ回路の電気的な概略図である。 図３に示される復号化回路の例示的な物理的なレイアウト配置を表わす図である。 図２に示される集積回路のための例示的なワード線復号化回路の一部を表わす、組合せられた概略図／ブロック図である。 図６に示されるワード線復号化回路に有用な例示的な複数ヘッドデコーダ回路を表わす図である。 図６に示されるワード線復号化回路内の、図７に示される複数ヘッドデコーダ回路の例示的な物理的なレイアウト配置を表わす図である。 この発明のいくつかの実施例に従う、三次元ＮＡＮＤストリングメモリアレイのための階層型の複数ヘッドワード線デコーダ回路の例示的な物理的なレイアウト配置を示すブロック図である。 関連するデコーダ回路およびバイアス回路を含む、図９に示されるワード線デコーダ回路の例示的な構造および物理的なレイアウト配置を示すブロック図である。 図１０に示される回路の一部の例示的な構造および物理的なレイアウト配置を示すブロック図であり、特に２つの隣接する３２ヘッドデコーダ回路のための有用な構成を強調する。

Claims (40)

  1. 集積回路であって、
    メモリセルに結合される第１および第２のタイプのアレイ線を備えるメモリアレイと、
    アドレス情報を復号化し、第１のタイプの１つ以上のアレイ線を選択するための第１の階層型デコーダ回路とを備え、前記第１の階層型デコーダ回路は、複数のアドレス信号入力を復号化し、複数の第１のレベルの復号化された出力を発生させるための第１のレベルのデコーダ回路と、複数ヘッドデコーダ回路の少なくとも２つの階層レベルとを備え、
    前記複数ヘッドデコーダ回路の２つの階層レベルは、
    複数の第２のレベルの複数ヘッドデコーダ回路を含み、各々それぞれ１つはそれぞれの第１のレベルの復号化された出力に結合され、各々はそれぞれの複数の第２のレベルの復号化された出力をもたらすためのものであり、前記複数ヘッドデコーダ回路の２つの階層レベルはさらに、
    複数の第３のレベルの複数ヘッドデコーダ回路を含み、各々それぞれ１つはそれぞれの第２のレベルの復号化された出力に結合され、各々はメモリアレイに結合されるそれぞれの複数の第３のレベルの復号化された出力をもたらすためのものである、集積回路。
  2. メモリアレイは少なくとも２つのメモリ面を有する三次元メモリアレイを備え、前記メモリアレイは、
    少なくとも１つのアレイ線の層上の、第１のタイプのそれぞれの複数のアレイ線と、
    少なくとも１つのアレイ線の層上の、第２のタイプのそれぞれの複数のアレイ線とを備える、請求項１に記載の集積回路。
  3. 第２のレベルの複数ヘッドデコーダ回路の各々それぞれ１つはそれぞれの複数の第２のレベルのドライバ回路を備え、各々の第２のレベルのドライバ回路は、
    第１のレベルの復号化された出力のそれぞれ１つに結合される入力と、
    それぞれの複数の第２のレベルの復号化された出力の対応する１つに結合される出力と、
    入力に結合される第１のレベルの復号化された出力が選択されるときに複数の第１のバイアスノードの関連付けられる１つに出力を結合し、そうでなければ、複数の第２のバイアスノードの関連付けられる１つに出力を結合するための各々の第２のレベルのドライバ回路とを備える、請求項１に記載の集積回路。
  4. 第１の階層型デコーダ回路は、
    複数の第１のバイアスノード上で好適な条件をそれぞれに発生させるための第１の複数の第２のレベルのバイアス回路と、
    複数の第２のバイアスノード上で好適な条件をそれぞれに発生させるための第２の複数の第２のレベルのバイアス回路とをさらに備え、
    第１のバイアスノードの少なくとも１つの好適な条件は時には、選択された第２のレベルの復号化された出力バイアス条件であり、
    第１のバイアスノードの少なくとも別の１つの好適な条件は時には、選択されない第２のレベルの復号化された出力バイアス条件である、請求項３に記載の集積回路。
  5. 第２のレベルのドライバ回路はそれぞれに、
    入力に結合される第１のレベルの復号化された出力が選択されるときに、複数の第１のバイアスノードの関連付けられる１つに第２のレベルのドライバ回路の出力を結合するための第１のトランジスタ回路と、
    入力に結合される第１のレベルの復号化された出力が選択されないときに、複数の第２のバイアスノードの関連付けられる１つに第２のレベルのドライバ回路の出力を結合するための第２のトランジスタ回路とを備える、請求項４に記載の集積回路。
  6. 第１のトランジスタ回路は、反対の導電タイプを有する２つの並列接続されたトランジスタデバイスを備える、請求項５に記載の集積回路。
  7. 第２のトランジスタ回路は、別個の信号によって制御される少なくとも２つの並列接続されたトランジスタデバイスを備える、請求項５に記載の集積回路。
  8. 第３のレベルの複数ヘッドデコーダ回路の各々それぞれ１つは、それぞれの複数の第３のレベルのドライバ回路を備え、各々の第３のレベルのドライバ回路は、
    第２のレベルの復号化された出力のそれぞれ１つに結合される入力と、
    それぞれの複数の第３のレベルの復号化された出力の対応する１つに結合される出力と、
    入力に結合される第２のレベルの復号化された出力が選択されるときに複数の第３のバス線の関連付けられる１つに出力を結合し、そうでなければ、複数の第４のバイアスノードの関連付けられる１つに出力を結合するための各々の第３のレベルのドライバ回路とを備える、請求項３に記載の集積回路。
  9. 第１の階層型デコーダ回路は、
    複数の第３のバス線上で好適な条件を時にはそれぞれに発生させるための第１の複数の第３のレベルのバイアス回路と、
    複数の第４のバイアスノード上で好適な条件をそれぞれに発生させるための第２の複数の第３のレベルのバイアス回路とをさらに備え、
    第３のバス線の少なくとも１つの好適な条件は時には、選択された第３のレベルの復号化された出力バイアス条件であり、
    第３のバス線の少なくとも別の１つの好適な条件は時には、選択されない第３のレベルの復号化された出力バイアス条件である、請求項８に記載の集積回路。
  10. 第３のバス線の少なくとも１つの好適な条件は時には、フローティングノード条件である、請求項９に記載の集積回路。
  11. 第４のバイアスノードの少なくとも１つの好適な条件は時には、選択されない第３のレベルの復号化された出力バイアス条件であり、
    第４のバイアスノードの少なくとも別の１つの好適な条件は時には、フローティングノード条件である、請求項９に記載の集積回路。
  12. 第３のレベルのドライバ回路はそれぞれに、
    入力に結合される第２のレベルの復号化された出力が選択されるときに、複数の第３のバス線の関連付けられる１つに第３のレベルのドライバ回路の出力を結合するための第３のトランジスタ回路と、
    入力に結合される第２のレベルの復号化された出力が選択されないときに、複数の第４のバイアスノードの関連付けられる１つに第３のレベルのドライバ回路の出力を結合するための第４のトランジスタ回路とを備える、請求項９に記載の集積回路。
  13. 第３のトランジスタ回路および第４のトランジスタ回路の少なくとも１つは、
    反対の導電タイプを有しかつ別個の信号によって制御される少なくとも２つの並列接続されたトランジスタデバイスを備える、請求項１２に記載の集積回路。
  14. 第２のレベルの復号化された出力は、実質的にメモリアレイ全体にわたって横断する、請求項１に記載の集積回路。
  15. 第２のレベルの復号化された出力は、選択されたバイアス条件および選択されないバイアス条件の少なくとも１つについてＶＤＤを上回る電圧に駆動される、請求項１に記載の集積回路。
  16. メモリアレイは、基板の上に配置される少なくとも２つのメモリ面を有し、さらに少なくとも１つのアレイ線の層上の第１のタイプのそれぞれの複数のアレイ線を有し、少なくとも１つのアレイ線の層上の第２のタイプのそれぞれの複数のアレイ線を有する三次元アレイを備え、
    少なくとも１つの複数の第２のレベルおよび第３のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの横方向の範囲内に配置される、請求項１に記載の集積回路。
  17. 複数の第３のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置される、請求項８に記載の集積回路。
  18. 第１のレベルのデコーダ回路はメモリアレイの下に配置され、
    第３のレベルのドライバ回路は各々それぞれに２つのトランジスタデバイスで構成される、請求項１７に記載の集積回路。
  19. 複数の第２のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置され、
    第３のレベルの復号化された出力はメモリアレイにおけるビット線を備え、各々はメモリアレイにおける関連付けられる複数のメモリセルに結合され、
    複数の第３のバス線はそれぞれに、それぞれの読出／書込バスに結合される、請求項１７に記載の集積回路。
  20. 複数の第２のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置
    され、
    複数の第３のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの下に配置される、請求項１に記載の集積回路。
  21. 第３のレベルの復号化された出力はメモリアレイにおけるワード線から成り、各々は関連付けられる複数のメモリセルに結合され、前記メモリセルは受動素子アンチヒューズメモリセルを備える、請求項２０に記載の集積回路。
  22. 第２のレベルの複数ヘッドデコーダ回路内の複数の第２のレベルのドライバ回路は、このような第２のレベルのドライバ回路のグループに配置され、グループ内の個々の第２のレベルのドライバ回路は、複数の第１のバイアスノードのそれぞれ１つにそれぞれに結合されるが、グループによって共有される複数の第２のバイアスノードのそれぞれ１つにともに結合される、請求項３に記載の集積回路。
  23. 集積回路は、アドレス情報を復号化し、メモリアレイのビット線を選択するための第２の階層型デコーダ回路をさらに備え、前記第２の階層型デコーダ回路は、複数ヘッドデコーダ回路の少なくとも２つの階層レベルを備え、
    第２の階層型デコーダ回路は、
    複数のアドレス信号入力を復号化し、複数の第１のレベルの復号化された出力を発生させるための第１のレベルのデコーダ回路と、
    複数の第２のレベルの複数ヘッドデコーダ回路とを備え、各々それぞれ１つはそれぞれの第１のレベルの復号化された出力に結合され、各々はそれぞれの複数の第２のレベルの復号化された出力をもたらすためのものであり、前記第２のレベルの複数ヘッドデコーダ回路はメモリアレイの外側に配置され、前記第２の階層型デコーダ回路はさらに、
    複数の第３のレベルの複数ヘッドデコーダ回路を備え、各々それぞれ１つはそれぞれの第２のレベルの復号化された出力に結合され、各々は関連付けられる読出／書込バスにメモリアレイの１つ以上の選択されたビット線を結合するためのものであって、前記第３のレベルの複数ヘッドデコーダ回路はメモリアレイの外側に配置される、請求項２１に記載の集積回路。
  24. メモリアレイは、各々が２つ以上のそれぞれのワード線の層上にそれぞれのワード線セグメントを備える個々のワード線を備える、請求項２３に記載の集積回路。
  25. 第３のレベルの複数ヘッドデコーダ回路は各々、少なくとも１６個の第３のレベルのドライバ回路を備え、
    各々の第３のレベルの複数ヘッドデコーダ回路の少なくとも１６個の第３のレベルのドライバ回路は、少なくとも４個のドライバ回路の少なくとも４個のグループの状態で構成され、各グループは共通の選択されないバイアス線を共有する、請求項８に記載の集積回路。
  26. 複数ヘッドデコーダ回路の少なくとも２つの階層レベルを備える第１の階層型デコーダ回路を用いてメモリアレイにおいてアドレス情報を復号化し、第１のタイプの１つ以上のアレイ線を選択するステップを備え、
    前記復号化し、選択するステップは、
    第１のレベルのデコーダ回路を用いて複数のアドレス信号入力を復号化し、複数の第１のレベルの復号化されたその出力を発生させるステップと、
    各々がそれぞれの複数の第２のレベルの復号化された出力をもたらす、複数の第２のレベルの複数ヘッドデコーダ回路のそれぞれ１つに各々それぞれの第１のレベルの復号化された出力を結合するステップと、
    各々がメモリアレイに結合されたそれぞれの複数の第３のレベルの復号化された出力をもたらす、複数の第３のレベルの複数ヘッドデコーダ回路のそれぞれ１つに各々それぞれの第２のレベルの復号化された出力を結合するステップとを含む、方法。
  27. 第２のレベルの復号化された出力は、選択されたバイアス条件および未選択のバイアス条件の少なくとも１つについてＶＤＤを上回る電圧に駆動される、請求項２６に記載の方法。
  28. メモリアレイは、基板の上に配置される少なくとも２つのメモリ面を有し、さらに少なくとも１つのアレイ線の層上に第１のタイプのそれぞれの複数のアレイ線を有し、少なくとも１つのアレイ線の層上に第２のタイプのそれぞれの複数のアレイ線を有する三次元アレイを備え、
    少なくとも１つの複数の第２のレベルおよび第３のレベルの複数ヘッドデコーダ回路は、メモリアレイの横方向の範囲内に配置される、請求項２６に記載の方法。
  29. 第２のレベルの複数ヘッドデコーダ回路の各々それぞれ１つはそれぞれの複数の第２のレベルのドライバ回路を備え、各々の第２のレベルのドライバ回路は、
    第１のレベルの復号化された出力のそれぞれ１つに結合される入力と、
    それぞれの複数の第２のレベルの復号化された出力の対応する１つに結合される出力と、
    入力に結合される第１のレベルの復号化された出力が選択されるときに複数の第１のバイアスノードの関連付けられる１つに出力を結合し、そうでなければ、複数の第２のバイアスノードの関連付けられる１つに出力を結合するための各々の第２のレベルのドライバ回路とを備える、請求項２６に記載の方法。
  30. 第１の階層型デコーダ回路は、
    複数の第１のバイアスノード上で好適な条件をそれぞれに発生させるための第１の複数の第２のレベルのバイアス回路と、
    複数の第２のバイアスノード上で好適な条件をそれぞれに発生させるための第２の複数の第２のレベルのバイアス回路とをさらに備え、
    第１のバイアスノードの少なくとも１つの好適な条件は、選択された第２のレベルの復号化された出力のバイアス条件であり、
    第１のバイアスノードの少なくとも別の１つの好適な条件は、未選択の第２のレベルの復号化された出力のバイアス条件である、請求項２９に記載の方法。
  31. 第２のレベルの複数ヘッドデコーダ回路内の複数の第２のレベルのドライバ回路は、このような第２のレベルのドライバ回路のグループの状態で配置され、グループ内の個々の第２のレベルのドライバ回路は、複数の第１のバイアスノードのそれぞれ１つにそれぞれに結合されるが、グループによって共有される複数の第２のバイアスノードのそれぞれ１つにともに結合される、請求項２９に記載の方法。
  32. 第３のレベルの複数ヘッドデコーダ回路の各々それぞれ１つは、それぞれの複数の第３のレベルのドライバ回路を備え、各々の第３のレベルのドライバ回路は、
    第２のレベルの復号化された出力のそれぞれ１つに結合される入力と、
    それぞれの複数の第３のレベルの復号化された出力の対応する１つに結合される出力と、
    入力に結合される第２のレベルの復号化された出力が選択されるときに複数の第３のバス線の関連付けられる１つに出力を結合し、そうでなければ、複数の第４のバイアスノードの関連付けられる１つに出力を結合するための各々の第３のレベルのドライバ回路とを備える、請求項２９に記載の方法。
  33. 第１の階層型デコーダ回路は、
    複数の第３のバス線上で好適な条件をそれぞれに発生させるための第１の複数の第３のレベルのバイアス回路と、
    複数の第４のバイアスノード上で好適な条件をそれぞれに発生させるための第２の複数の第３のレベルのバイアス回路とをさらに備え、
    第３のバス線の少なくとも１つの好適な条件は、選択された第３のレベルの復号化された出力のバイアス条件であり、
    第３のバス線の少なくとも別の１つの好適な条件は、未選択の第３のレベルの復号化された出力のバイアス条件である、請求項３２に記載の方法。
  34. メモリアレイを組入れる製品を作る方法であって、
    メモリセルに結合される第１および第２のタイプのアレイ線を備えるメモリアレイを提供するステップと、
    アドレス情報を復号化し、第１のタイプの１つ以上のアレイ線を選択するための第１の階層型デコーダ回路を提供するステップとを備え、前記第１の階層型デコーダ回路は、複数ヘッドデコーダ回路の少なくとも２つの階層レベルを含み、
    前記第１の階層型デコーダ回路を提供するステップは、
    複数のアドレス信号入力を復号化し、複数の第１のレベルの復号化された出力を発生させるための第１のレベルのデコーダ回路を提供するステップと、
    複数の第２のレベルの複数ヘッドデコーダ回路を提供するステップとを含み、各々それぞれ１つはそれぞれの第１のレベルの復号化された出力に結合され、各々はそれぞれの複数の第２のレベルの復号化された出力をもたらすためのものであり、前記第１の階層型デコーダ回路を提供するステップはさらに、
    複数の第３のレベルの複数ヘッドデコーダ回路を提供するステップを含み、各々それぞれ１つはそれぞれの第２のレベルの復号化された出力に結合され、各々はメモリアレイに結合されるそれぞれの複数の第３のレベルの復号化された出力をもたらすためのものである、方法。
  35. 第２のレベルの複数ヘッドデコーダ回路の各々それぞれ１つはそれぞれの複数の第２のレベルのドライバ回路を備え、各々の第２のレベルのドライバ回路は、
    第１のレベルの復号化された出力のそれぞれ１つに結合される入力と、
    それぞれの複数の第２のレベルの復号化された出力の対応する１つに結合される出力と、
    入力に結合される第１のレベルの復号化された出力が選択されるときに複数の第１のバイアスノードの関連付けられる１つに出力を結合し、そうでなければ、複数の第２のバイアスノードの関連付けられる１つに出力を結合するための各々の第２のレベルのドライバ回路とを備える、請求項３４に記載の方法。
  36. 第２のレベルの複数ヘッドデコーダ回路内の複数の第２のレベルのドライバ回路は、このような第２のレベルのドライバ回路のグループの状態で配置され、グループ内の個々の第２のレベルのドライバ回路は、複数の第１のバイアスノードのそれぞれ１つにそれぞれに結合されるが、グループによって共有される複数の第２のバイアスノードのそれぞれ１つにともに結合される、請求項３５に記載の方法。
  37. 第１の階層型デコーダ回路は、
    複数の第１のバイアスノード上で好適な条件をそれぞれに発生させるための第１の複数の第２のレベルのバイアス回路と、
    複数の第２のバイアスノード上で好適な条件をそれぞれに発生させるための第２の複数の第２のレベルのバイアス回路とをさらに備え、
    第１のバイアスノードの少なくとも１つの好適な条件は、選択された第２のレベルの復号化された出力のバイアス条件であり、
    第１のバイアスノードの少なくとも別の１つの好適な条件は、未選択の第２のレベルの復号化された出力のバイアス条件である、請求項３５に記載の方法。
  38. 第２のレベルの復号化された出力は、メモリアレイ全体を横断する、請求項３４に記載の方法。
  39. メモリアレイは、基板の上に配置される少なくとも２つのメモリ面を有し、さらに少なくとも１つのアレイ線の層上に第１のタイプのそれぞれの複数のアレイ線を有し、少なくとも１つのアレイ線の層上に第２のタイプのそれぞれの複数のアレイ線を有する三次元アレイを備え、
    少なくとも１つの複数の第２のレベルおよび第３のレベルの複数ヘッドデコーダ回路は、メモリアレイの横方向の範囲内に配置される、請求項３４に記載の方法。
  40. 複数の第２のレベルの複数ヘッドデコーダ回路は、メモリアレイの外側に配置され、
    第３のレベルの復号化された出力はメモリアレイにおけるビット線を備え、各々はメモリアレイにおける関連付けられる複数のメモリセルに結合される、請求項３９に記載の方法。
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7345907B2 (en) * 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7362604B2 (en) * 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP2007213732A (ja) * 2006-02-13 2007-08-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
EP2062262B1 (en) * 2006-07-31 2014-05-07 Sandisk 3D LLC Method and apparatus for passive element memory array incorporating reversible polarity word line and bit line decoders
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7554832B2 (en) * 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
US7499366B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
EP2062263B1 (en) * 2006-07-31 2012-05-02 Sandisk 3D LLC Method and apparatus for dual data-dependent busses for coupling read/write circuits to a memory array
US7596050B2 (en) * 2006-07-31 2009-09-29 Sandisk 3D Llc Method for using a hierarchical bit line bias bus for block selectable memory array
US7486587B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Dual data-dependent busses for coupling read/write circuits to a memory array
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US7463546B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Method for using a passive element memory array incorporating reversible polarity word line and bit line decoders
US7542337B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
US7447071B2 (en) * 2006-11-08 2008-11-04 Atmel Corporation Low voltage column decoder sharing a memory array p-well
US7542370B2 (en) * 2006-12-31 2009-06-02 Sandisk 3D Llc Reversible polarity decoder circuit
US7525869B2 (en) * 2006-12-31 2009-04-28 Sandisk 3D Llc Method for using a reversible polarity decoder circuit
US7468916B2 (en) * 2007-03-20 2008-12-23 Ememory Technology Inc. Non-volatile memory having a row driving circuit with shared level shift circuits
US7719919B2 (en) * 2007-03-20 2010-05-18 Kabushiki Kaisha Toshiba Semiconductor memory device in which word lines are driven from either side of memory cell array
US7558140B2 (en) * 2007-03-31 2009-07-07 Sandisk 3D Llc Method for using a spatially distributed amplifier circuit
US7554406B2 (en) 2007-03-31 2009-06-30 Sandisk 3D Llc Spatially distributed amplifier circuit
US7869246B2 (en) * 2007-05-25 2011-01-11 Marvell World Trade Ltd. Bit line decoder architecture for NOR-type memory array
KR100898667B1 (ko) * 2007-08-06 2009-05-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR101526317B1 (ko) * 2008-05-09 2015-06-11 삼성전자주식회사 계층적 디코딩 장치
US8130528B2 (en) * 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8279650B2 (en) * 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US8050109B2 (en) 2009-08-10 2011-11-01 Sandisk 3D Llc Semiconductor memory with improved memory block switching
US8233309B2 (en) * 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell
US8213243B2 (en) 2009-12-15 2012-07-03 Sandisk 3D Llc Program cycle skip
US8223525B2 (en) 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
US8284608B2 (en) * 2010-10-05 2012-10-09 Nxp B.V. Combined EEPROM/flash non-volatile memory circuit
US8553476B2 (en) 2011-03-03 2013-10-08 Sandisk 3D Llc Three dimensional memory system with page of data across word lines
US8374051B2 (en) 2011-03-03 2013-02-12 Sandisk 3D Llc Three dimensional memory system with column pipeline
US9053766B2 (en) 2011-03-03 2015-06-09 Sandisk 3D, Llc Three dimensional memory system with intelligent select circuit
US8730754B2 (en) * 2011-04-12 2014-05-20 Micron Technology, Inc. Memory apparatus and system with shared wordline decoder
US8699293B2 (en) 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US8913443B2 (en) 2011-09-19 2014-12-16 Conversant Intellectual Property Management Inc. Voltage regulation for 3D packages and method of manufacturing same
US8891305B2 (en) 2012-08-21 2014-11-18 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells
US8902670B2 (en) 2012-08-31 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US9025391B2 (en) * 2012-11-27 2015-05-05 Infineon Technologies Ag Circuit arrangement and method for operating a circuit arrangement
US9001584B2 (en) 2013-02-28 2015-04-07 Micron Technology, Inc. Sub-block decoding in 3D memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US9711225B2 (en) 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
US9564215B2 (en) 2015-02-11 2017-02-07 Sandisk Technologies Llc Independent sense amplifier addressing and quota sharing in non-volatile memory
US9542979B1 (en) * 2015-08-25 2017-01-10 Macronix International Co., Ltd. Memory structure
ITUB20153728A1 (it) * 2015-09-18 2017-03-18 St Microelectronics Srl Decodificatore di riga per un dispositivo di memoria non volatile, avente ridotta occupazione di area
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
JP2018045750A (ja) 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
KR102398205B1 (ko) 2017-06-12 2022-05-16 삼성전자주식회사 오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법
CN108962309B (zh) * 2018-06-29 2021-12-28 西安交通大学 一种高能量利用率低功耗的堆叠sram阵列结构
US10755768B2 (en) * 2018-07-16 2020-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including distributed write driving arrangement and method of operating same
US10861551B2 (en) * 2018-12-28 2020-12-08 Micron Technology, Inc. Memory cells configured to generate weighted inputs for neural networks
JP7453212B2 (ja) * 2019-03-26 2024-03-19 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ 三次元データ符号化方法、三次元データ復号方法、三次元データ符号化装置、及び三次元データ復号装置
US11423979B2 (en) * 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US10818731B1 (en) * 2019-06-19 2020-10-27 Avalanche Technology, Inc. Three-dimensional nonvolatile memory
US11282819B2 (en) * 2019-09-26 2022-03-22 SK Hynix Inc. Semiconductor device having chip-to-chip bonding structure
US11139023B1 (en) 2020-03-19 2021-10-05 Micron Technologhy, Inc. Memory operation with double-sided asymmetric decoders
CN113270130A (zh) * 2020-05-29 2021-08-17 台湾积体电路制造股份有限公司 存储器设备
CN113411103B (zh) * 2021-05-26 2022-04-22 盛销邦(广州)物联科技有限公司 一种基于rf电子标签的密集读写解码器

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2649204A (en) 1950-11-27 1953-08-18 Jr James M Brier Combination sediment cup and drain plug for internal-combustion engines
US2649304A (en) 1951-02-10 1953-08-18 Paddock Pool Equipment Co Aluminum springboard
US3154636A (en) * 1962-03-23 1964-10-27 Xerox Corp Three dimensional display device
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US5250859A (en) * 1991-09-27 1993-10-05 Kaplinsky Cecil H Low power multifunction logic array
US5285118A (en) * 1992-07-16 1994-02-08 International Business Machines Corporation Complementary current tree decoder
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
JPH10241400A (ja) * 1997-02-26 1998-09-11 Toshiba Corp 半導体記憶装置
US6256224B1 (en) * 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
NO972803D0 (no) * 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
JP3571497B2 (ja) * 1997-06-20 2004-09-29 富士通株式会社 半導体記憶装置
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
US6185121B1 (en) * 1998-02-26 2001-02-06 Lucent Technologies Inc. Access structure for high density read only memory
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6762951B2 (en) * 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
US6901006B1 (en) * 1999-07-14 2005-05-31 Hitachi, Ltd. Semiconductor integrated circuit device including first, second and third gates
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6591394B2 (en) * 2000-12-22 2003-07-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method for storing data bits and ECC bits therein
US6407953B1 (en) * 2001-02-02 2002-06-18 Matrix Semiconductor, Inc. Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6522594B1 (en) * 2001-03-21 2003-02-18 Matrix Semiconductor, Inc. Memory array incorporating noise detection line
US6545898B1 (en) * 2001-03-21 2003-04-08 Silicon Valley Bank Method and apparatus for writing memory arrays using external source of high programming voltage
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
JP4808856B2 (ja) * 2001-04-06 2011-11-02 富士通セミコンダクター株式会社 半導体記憶装置
US6584034B1 (en) * 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
KR100387527B1 (ko) * 2001-05-23 2003-06-27 삼성전자주식회사 레이아웃 사이즈가 감소된 로우 디코더를 갖는 불휘발성반도체 메모리장치
US6480424B1 (en) * 2001-07-12 2002-11-12 Broadcom Corporation Compact analog-multiplexed global sense amplifier for RAMS
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6768685B1 (en) * 2001-11-16 2004-07-27 Mtrix Semiconductor, Inc. Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6859410B2 (en) * 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7177183B2 (en) * 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US20050128807A1 (en) 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
KR100536613B1 (ko) * 2004-04-09 2005-12-14 삼성전자주식회사 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법
US7203123B2 (en) 2004-12-08 2007-04-10 Infineon Technologies Ag Integrated DRAM memory device
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing

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