CN113270130A - 存储器设备 - Google Patents

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Abstract

本公开涉及存储器设备。一种存储器设备包括第一组的第一多个程序线、第二组的第二多个程序线、以及多个地址线。第二多个程序线被布置为紧邻第一多个程序线并与第一多个程序线平行。多个地址线分别耦合到第一多个程序线和第二多个程序线。在布局视图中，多个地址线是绞合的，并且与第一多个程序线和第二多个程序线相交。第一多个程序线或第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。本文还公开了一种方法。

Description

存储器设备
技术领域
本公开总体涉及存储器设备。
背景技术
静态随机存取存储器(SRAM)是一种具有存储器单元阵列的半导体存储器。在操作中，通过相应的字线和相应的位线来激活指定存储器单元，并且通过包括地址线的控制电路来选择字线和位线二者。根据例如包括字线、位线和地址线的布线及其寄生电容来设计SRAM。
发明内容
根据本公开的一个实施例，提供了一种存储器设备，包括：第一组的第一多个程序线；第二组的第二多个程序线，其中，所述第二多个程序线被布置为紧邻所述第一多个程序线并与所述第一多个程序线平行；以及多个地址线，所述多个地址线分别耦合到所述第一多个程序线和所述第二多个程序线，其中，在布局视图中，所述多个地址线是绞合的并且与所述第一多个程序线和所述第二多个程序线相交，其中，所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
根据本公开的另一实施例，提供了一种存储器设备，包括：存储器单元阵列，所述存储器单元阵列以行和列布置；第一多个程序线，所述多个第一程序线沿着所述行延伸，并通过第一多个程序解码器耦合到所述存储器单元阵列；第二多个程序线，所述第二多个程序线沿着所述行延伸，并通过第二多个程序解码器耦合到所述存储器单元阵列，其中，所述第二多个程序线紧邻所述第一多个程序线设置；以及多个地址线，所述多个地址线基本上沿着所述列延伸，并分别通过所述第一多个程序线和所述第二多个程序线耦合到所述第一多个程序解码器和所述第二多个程序解码器，其中，所述多个地址线至少在所述第一多个程序线和所述第二多个程序线之间绞合，并且所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
根据本公开的又一实施例，提供了一种用于生成存储器设备的布局设计的方法，包括：布置程序线中的第一多个程序线，所述第一多个程序线通过第一多个程序解码器耦合到以行和列布置的存储器单元阵列，其中，所述第一多个程序线沿着所述行延伸；布置所述程序线中的第二多个程序线，所述第二多个程序线沿着所述行延伸，并通过第二多个程序解码器耦合到所述存储单元阵列；布置多个地址线，所述多个地址线基本上沿着所述列延伸，并分别耦合到所述第一多个程序线和所述第二多个程序线；在至少一个绞合点处绞合所述多个地址线，其中，所述至少一个绞合点至少设置在所述第一多个程序线和第二多个程序线之间；以及生成存储器设备的布局图，所述布局图包括所述第一多个程序线、所述第二多个程序线和所述多个地址线，其中，所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据本公开的一些实施例的存储器设备的示意图。
图2是根据本公开的一些实施例的图1所示的存储器设备的示意图。
图3是根据本公开的一些实施例的用于生成图2所示的存储器设备的布局设计的方法的流程图。
图4A-图4B是根据本公开的一些实施例的将在图3的方法中操作的存储器设备的示意图。
图5是根据本公开的一些实施例的图2所示的存储器设备的布局图。
图6是根据本公开的一些实施例的图1所示的存储器设备的示意图。
图7是根据本公开的一些实施例的图1所示的存储器设备的示意图。
图8是根据本公开的一些实施例的图1所示的存储器设备的示意图。
图9是根据本公开的一些实施例的图1所示的存储器设备的示意图。
图10是根据本公开的一些实施例的用于设计IC布局设计的系统的框图。
图11是根据本公开的一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
在本说明书中使用的术语通常具有在本领域和在使用每个术语的特定上下文中的普通含义。本说明书对示例的使用(包括本文讨论的任何术语的示例)是说明性的，绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
尽管术语“第一”、“第二”等在本文中可用于描述各种要素，但是这些要素不应受这些术语的限制。这些术语用于将一个要素与另一个要素区分开。例如，在不脱离实施例的范围的情况下，第一要素可以被称为第二要素，并且类似地，第二要素可以被称为第一要素。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项的任何和所有组合。
在本文中，术语“耦合”也可以被称为“电耦合”，并且术语“连接”可以被称为“电连接”。“耦合”和“连接”还可以用于指示两个或更多要素彼此协作或相互作用。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。结构可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
如本文中所使用的，“约”、“大约”、“近似”或“基本上”应通常指给定值或范围的任何近似值，其中，其根据所属的各种领域而变化，并且其范围应与本领域技术人员所理解的最广泛的解释相一致，以涵盖所有这样的修改和类似的结构。在一些实施例中，它通常是指在给定值或范围的百分之二十以内，优选地在百分之十以内，更优选地在百分之五以内。这里给出的数值是近似的，意味着如果未明确说明则可以推断术语“约”、“大约”、“近似”或“基本上”，或者意味着其他近似值。
图1示出了根据本公开的一些实施例的存储器设备100的示意图。在一些实施例中，存储器设备100由静态随机存取存储器(SRAM)实现。为了说明，在图1中，存储器设备100包括存储单元阵列110a、存储单元阵列110b、程序电路120、控制电路130、输入/输出(I/O)电路140a和I/O电路140b。程序电路120设置在存储单元阵列110a和存储单元阵列110b之间，并且通过字线(图1中未示出)耦合到存储单元阵列110a和存储单元阵列110b。控制电路130通过地址线AL耦合到程序电路120，并且在图1中还被表示为“CTRL”。控制电路130进一步耦合到I/O电路140a和I/O电路140b。I/O电路140a和I/O电路140b分别耦合到存储单元阵列110a和存储单元阵列110b。
存储器单元阵列110a和存储器单元阵列110b中的每一个包括以行和列布置的存储器单元(未示出)。在一些实施例中，每个存储器单元被耦合以基于从I/O电路140a、I/O电路140b和字线传输的信号来存储位数据。在一些实施例中，每个存储器单元由6或8个晶体管实现。
在一些实施例中，程序电路120也被称为解码器电路。为了说明，在图1中，程序电路120包括以列布置的字线解码器121，并且每个字线解码器121对应于存储器单元阵列110a的一个存储器单元和存储器单元阵列110b的一个存储器单元。在一些实施例中，每个字线解码器121包括逻辑运算器(未示出)，用于对地址线AL的电压进行解码，以识别要充电或激活的字线。通过控制电路130中包括的预解码器131将地址线AL充电到逻辑高或逻辑低，以选择将被读取或写入位数据的存储器单元。
I/O电路140a和I/O电路140b中的每一个包括以行布置的I/O电路141，并且每个I/O电路141对应于存储器单元阵列110a的一个存储器单元或存储器单元阵列110b的一个存储器单元，以用于读取位数据或将位数据写入相应的存储器单元。在图1中，将I/O电路141表示为“I/O”。
字线解码器121和地址线AL的数量是基于存储器单元阵列110a和存储器单元阵列110b中的字线的总数来确定的。例如，k条地址线AL用于2k条字线。换句话说，当存储器单元阵列110a或存储器单元阵列110b之一包括两条字线时，使用地址线AL之一，当存储器单元阵列110a或存储器单元阵列110b包括三条或四条字线时，使用两条地址线AL，当存储器单元阵列110a或存储器单元阵列110b包括四条至八条字线时，使用三个地址线AL，以此类推。
出于说明目的给出了字线解码器121、地址线AL和I/O电路141的上述数量，并且它们的各种数量在本公开的预期范围内。
如上所述的存储器设备100的配置也是出于说明性目的给出的。存储器设备100的各种配置在本公开的预期范围内。例如，在各种实施例中，存储器单元阵列110a和存储器单元阵列110b彼此邻接设置，并且也被称为一个存储器单元阵列。在一些实施例中，存储器单元阵列110a和存储器单元阵列110b彼此相同。为了说明简单起见，下面仅进一步讨论存储器设备100的包括存储器单元阵列110a、字线解码器121和地址线AL的一部分，在图1中标记为“AM”。
现在参考图2。图2是根据本公开的一些实施例的与图1所示的存储器设备100的一部分相对应的存储器设备AM的示意图。关于图1的实施例，图2中的相同元件用相同的附图标记来指定，以易于理解。为了简化说明，在图2中未示出存储器单元阵列110a的存储器阵列、控制电路130和I/O电路140a。
为了说明，在图2中，存储器设备AM包括被分组为组G1和G2的字线解码器121、字线组WL1-WL4、以及在绞合点N处绞合(twist)的绞合地址线AL。
与图1所示的实施例相比，字线解码器121包括以列布置的字线解码器121a、121b、121c和121d。为了简单起见，在下文中为了说明而将字线解码器121a、121b、121c和121d中的每一个称为121，因为在一些实施例中，字线解码器121a、121b、121c和121d中的每一个以类似的方式操作。
字线解码器121中的每一个分别耦合到相应的字线组WL1、WL2、WL3和WL4，以接收从地址线AL发送的信号。为了说明，在图2中，字线解码器121a耦合到包括字线A1、B1、C1和D1的字线组WL1；字线解码器121b耦合到包括字线A2、B2、C2和D2的字线组WL2；字线解码器121c耦合到包括字线A3、B3、C3和D3的字线组WL3；以及字线解码器121d耦合到包括字线A4、B4、C4和D4的字线组WL4。为了简单起见，在下文中为了说明而将字线A1-A4、B1-B4、C1-C4和D1-D4称为WL，因为在一些实施例中，字线A1-A4、B1-B4、C1-C4和D1-D4中的每一个以类似的方式操作。
每个字线WL从通孔(被示出为与字线WL和地址线AL两者相交处的点)延伸到相应的字线解码器121。例如，参考图2，字线A1从通孔(与字线A1和地址线[3]相交的点)延伸到字线解码器121a。换句话说，字线A1是从通孔延伸到字线解码器121a的金属线。换句话说，字线A1的长度是从通孔到字线解码器121a的长度。
在一些实施例中，参考图2，字线解码器121a、字线解码器121b、以及设置在字线解码器121a与字线解码器121b之间的其他字线解码器(未示出)被表示为组G1。此外，字线解码器121c、字线解码器121d、以及设置在字线解码器121c与字线解码器121d之间的其他字线解码器(未示出)被表示为紧邻组G1设置的另一组G2。换句话说，字线解码器121被划分成包括第一组G1和紧邻第一组G1设置的第二组G2的组。因此，耦合到相应的字线解码器121的字线也被相应地划分成组。
出于说明目的给出了图2所示的字线解码器121或字线WL的数量和布置。用于实现图2中的存储器设备AM的各种数量和布置的字线解码器121或字线WL在本公开的预期范围内。例如，在各种实施例中，除了图2中所示的字线解码器121a、121b、121c和121d之外，存储器设备AM还包括耦合到另一字线组的一个以上的字线解码器。在其他各种实施例中，除了图2所示的第一字线组中所包括的字线A1、B1、C1和D1之外，字线解码器121a还包括一个以上的字线。
继续参考图2，地址线AL基本上沿着列延伸。地址线AL包括地址线[1]、[2]、[3]和[4]，并且地址线AL与沿着行延伸的字线WL相交，用于将从预解码器(例如，图1所示的预解码器131)输出的信号传送到相应的字线解码器121。地址线[1]、[2]、[3]和[4]中的每一个通过通孔相应地耦合到每个字线解码器121。
例如，地址线[1]通过字线C1耦合到字线解码器121a、通过字线B2耦合到字线解码器121b、通过字线A3耦合到字线解码器121c、并通过字线D4耦合到字线解码器121d。地址线[2]通过字线D1耦合到字线解码器121a、通过字线A2耦合到字线解码器121b、通过字线B3耦合到字线解码器121c、并通过字线C4耦合到字线解码器121d。地址线[3]通过字线A1耦合到字线解码器121a、通过字线D2耦合到字线解码器121b、通过字线C3耦合到字线解码器121c、并通过字线B2耦合到字线解码器121d。地址线[4]通过字线B1耦合到字线解码器121a、通过字线C2耦合到字线解码器121b、通过字线D3耦合到字线解码器121c、并通过字线A4耦合到字线解码器121d。
此外，为了说明，在图2中，地址线AL在组G1的字线和组G2的字线之间绞合，并且在图2中被标记为点N。换句话说，地址线AL是绞合的，并且具有绞合点N。绞合点N设置在邻接的组G1和G2的字线WL之间。具体地，地址线[1]、[2]、[3]和[4]中的每一个都被绞合，并且具有绞合点N。绞合点N被布置在组G1的字线A2-D2与组G2的字线A3-D3之间。
此外，两条相邻的字线WL具有不同的长度。换句话说，对于每个字线解码器121，字线WL具有彼此不同的长度。例如，参考图2，对于字线解码器121a，字线A1的长度不同于字线B1的长度、字线C1的长度或字线D1的长度中的任何一个。
此外，一个组(例如，组G1)的字线WL中的至少一个和另一个组(例如，组G2)的字线WL中的至少一个具有相同的长度。换句话说，对于一个组(例如，组G1)，字线WL之一的长度与另一个组(例如，组G2)的字线WL的长度相同。例如，参考图2，组G1的字线A1的长度等于组G2的字线B3的长度。
此外，在一些实施例中，不同的组(例如，组G1和G2)的字线WL具有相同的总长度。换句话说，一个组(例如，组G1)的字线WL的总长度等于另一个组(例如，组G2)的字线WL的总长度。例如，参考图2，包括组G1的字线A1-D1和A2-D2的字线的总长度等于包括组G2的字线A3-D3和A4-D4的字线的总长度。
此外，与不同的地址线AL相交的字线WL具有相同的总长度。换句话说，对于每个地址线AL，与相应的地址线AL相交的字线WL的总长度彼此相同。也就是说，耦合到地址线AL之一的字线WL的总长度等于耦合到地址线AL中的另一地址线的字线WL的总长度。
例如，参考图2，对于地址线[1]，字线WL的总长度(表示为第一长度)包括字线C1的长度、字线B2的长度、字线A3的长度和字线D4的长度。对于地址线[2]，字线WL的总长度(表示为第二长度)包括字线D1的长度、字线A2的长度、字线B3的长度和字线C4的长度。对于地址线[3]，字线WL的总长度(表示为第三长度)包括字线A1的长度、字线D2的长度、字线C3的长度和字线B4的长度。对于地址线[4]，字线WL的总长度(表示为第四长度)包括字线B1的长度、字线C2的长度、字线D3的长度和字线A4的长度。第一长度、第二长度、第三长度和第四长度彼此相同。
出于说明目的提供了存储器设备AM的上述配置。存储器设备AM的各种实施方式在本公开的预期范围内。例如，在各种实施例中，绞合线由其他信号线实现，包括例如耦合至预解码器(图1所示)的输出金属线、耦合至预解码器的输入金属线、耦合至字线解码器121的输入通孔、耦合至字线解码器121的输出金属线、或其所有组合。在其他实施例中，绞合线在其他金属层中实现，包括例如除M1或M2层以外的其他金属层、设置有通孔的层、设置有用于形成晶体管的栅极的多段的层、设置有用于形成晶体管的有源区域的层、任何导体、或其所有组合。
在一些方法中，通过切割字线的冗余布线，与相应的地址线相交的一些字线的总长度彼此不同。由于字线的长度对应于寄生电容。长度越长，则寄生电容越高。如果对应于每个地址线的字线的总长度彼此不同，则对应于每个地址线的寄生电容也彼此不同，并且还表示为不平衡的寄生电容。不平衡的寄生电容将导致存储器设备的不良性能。
与上述方法相比，在本公开的实施例中，例如参考图2，对于绞合的每个地址线AL，耦合到每个地址线AL的字线WL的总长度彼此相同。因此，对应于每个地址线AL的寄生电容也彼此相同，并且还表示为平衡的寄生电容。因此，存储器设备AM通过字线的冗余布线来保持平衡的寄生电容。此外，与上述方法相比，减小了存储器设备AM的总寄生电容。另一方面，在本公开的实施例中，它不影响存储器设备AM的电路操作、存储器设备AM的区域设计、以及用于实现存储器设备AM的布局的设计规则。
参考图3。图3是根据本公开的一些实施例的用于生成图2所示的存储器设备AM的布局设计的方法300的流程图。以下参考图2中的存储器设备AM对图3的方法300的图示包括示例性操作。然而，图3中的操作不一定按所示顺序执行。换句话说，根据本公开的各种实施例的精神和范围，可以适当地增加、替换、改变顺序、和/或消除操作。
在操作S310中，字线和地址线被布置在存储器设备中。为了说明，如图2所示，字线WL和地址线AL被布置在存储器设备AM中。在一些实施例中，字线被布置成行，地址线被布置成列，并且字线和地址线彼此相交。在一些实施例中，通孔被进一步布置在与字线和地址线两者的相交处，以将字线和地址线彼此耦合。为了说明，如图2所示，通孔被布置在与字线WL和地址线AL两者的相交处。
在操作S320中，从字线分组出第一字线和第二字线。换句话说，字线被分组或划分成与第一字线和第二字线相对应的两个组。为了说明，如图2所示，字线WL被分组为组G1和G2，其中，组G1包括字线A1-D1和A2-D2，并且组G2包括字线A3-D3和A4-D4。
出于说明目的给出了分组字线的数量和布置。分组字线的各种数量和布置在本公开的预期范围内。例如，在各种实施例中，字线被划分成若干个组，包括例如包括第一字线的一个组和包括第二字线的另一个组。在一些其他实施例中，字线被划分成三个组(参考图7讨论)。在一些各种实施例中，字线被划分成四个组(参考图8讨论)。分组字线的各种配置在本公开的预期范围内。
现在参考图4A。图4A是根据本公开的一些实施例的存储器设备AM的示意图，其将在图3的方法300中的包括S310和S320的操作中执行，以便形成图2所示的存储器设备AM。关于图2的实施例，图4A中的相同的元件被标注相同的附图标记以易于理解。
为了在图4A中说明，包括相应的字线A1-D1、A2-D2、A3-D3和A4-D4的字线组WL1-WL4(为简化起见也称为WL)被布置成行，并耦合到相应的字线解码器121a-121d。包括地址线[1]-[4]的地址线AL被布置成列，并且与字线WL相交。基于存储器设备AM的电路设计，通孔被布置在与字线WL和地址线AL两者的相交处。因此，地址线AL通过通孔耦合到字线WL，并且字线WL耦合到字线解码器121。
此外，参考图4A和图3的方法300中的操作320，字线WL被分组为组G1和组G2。此外，相应的字线解码器121被分组为组G1和组G2。例如，参考图4A，字线解码器121a、121b以及相应的字线A1-D1、A2-D2被分组为组G1。字线解码器121c、121d以及相应的字线A3-D3、A4-D4被分组为组G2。在一些实施例中，组G1紧邻组G2设置。换句话说，组G1和组G2彼此邻接。
现在参考回图3。在操作S330中，地址线在至少一个绞合点处被绞合。为了说明，如图2所示，地址线AL在包括例如绞合点N的至少一个绞合点处绞合。在一些实施例中，地址线相对于行被绞合，并且从右向左翻转。在各种实施例中，地址线被绞合不止一次，并且具有多于一个绞合点。例如，参考图7，地址线有两个绞合点；并且参考图8，地址线有三个绞合点。在其他各种实施例中，大量绞合点与位于地址线之间的中心列处的一个列相对准。
在一些实施例中，地址线的绞合次数基于耦合到第一字线的字线解码器的数量(为简单起见，被表示为第一数量)以及耦合到第二字线的字线解码器的数量(为简单起见，被表示为第二数量)。换句话说，以绞合数量来绞合地址线。绞合数量是根据在操作S320中所分组的相应组的字线解码器的数量来确定的。例如，在一些其他实施例中，当第一数量是偶数，并且第二数量也是偶数时，绞合数量大于一个。在各种实施例中，当第一数量和第二数量之一是奇数时，绞合数量也为奇数。
在操作S340中，绞合地址线上的通孔被从未绞合地址线上的通孔镜像。换句话说，相对于设置在绞合点上的列，通孔是从设置在字线之一和地址线两者上方的原始通孔进行镜像的。以另一种方式解释，通孔与地址线一起翻转/绞合。因此，字线和地址线具有与在操作S330之前进行的连接相同的连接。为了说明，如图2所示，通孔被设置在绞合的地址线AL和字线WL上方，其方式是从未绞合的地址线(图2中未示出)和组G1的字线WL二者上的通孔来镜像通孔以在其上形成通孔。
现在参考图4B。图4B是根据本公开的一些实施例的存储器设备AM的示意图，其将在包括图3的方法300中的S330和S340的操作中执行，以便形成图2所示的存储器设备AM。关于图2或图4A的实施例，图4B中的相同的元件被标注相同的附图标记以易于理解。
为了在图4B中说明，地址线AL在绞合点N处被绞合，并且绞合点N设置在组G1和组G2之间，或者换句话说，还设置在组G1的第一字线和组G2的第二字线之间。
此外，组G1的通孔通过以下操作被设置在绞合的地址线AL(即图4B中的地址线AL)上方：相对于设置在绞合点N上的列(图4B中未示出)，对设置在未绞合的地址线(即图4A中的地址线AL)和相应的字线WL(例如，字线组WL1)上方的组G1的通孔进行镜像，以形成图4B所示的组G1的通孔。
出于说明性目的，给出了绞合点N的数量和布置。绞合点N的各种数量和布置在本公开的预期范围内。例如，在各种实施例中，绞合点N设置在一个组的字线之间。在一些其他实施例中，绞合点N的数量大于一，并且绞合点设置在不同组的字线之间。
现在参考回图3。在操作S350中，第一字线和第二字线的一部分被切除，以形成包括在存储器设备中的字线。换句话说，由于第一字线或第二字线从通孔耦合到对应的字线解码器，因此第一字线和第二字线二者的冗余布线被去除。为了说明，如图2所示，通过切除组G1的字线WL和组G2的字线WL的一部分，生成存储器设备AM中所包括的字线WL。
在操作S360中，生成存储器设备的布局设计。存储器设备包括上述绞合的地址线、字线和字线解码器。为了说明，如图2所示，生成包括绞合的地址线AL、字线WL和字线解码器121的存储器设备AM的布局设计。
参考回图2，在操作S350和S360中，地址线AL在绞合点N处被绞合，并且耦合到相应的字线解码器121的字线WL中的每一个具有彼此不同的长度。此外，耦合到地址线AL之一的字线WL的总长度等于耦合到地址线AL中的另一地址线的字线WL的总长度。
参考图5。图5是根据本公开的一些实施例的图2所示的存储器设备AM的、并且在包括S310、S320、S330、S340和S350的操作之后的布局图AM’。
为了在图5中说明，布局图AM’包括字线解码器121’、字线组WL1’、WL2’、WL3’和WL4’(为简单起见被称为WL’)、地址线AL’和通孔(未标记，被示为内部带有十字的正方形)。在一些实施例中，布局图AM’对应于图2所示的存储器设备AM；字线解码器121’对应于图2所示的字线解码器121；字线WL’对应于图2所示的字线WL；地址线AL’对应于图2所示的地址线AL；以及通孔对应于图2所示的通孔。在一些实施例中，以与布局图AM’相同的布局来实现存储器设备AM。
字线解码器121’被形成在单元边界(在图5中表示为“单元_边界(Cell_Boundary)”)中，该单元边界设置在第二金属(M2，在图5中也表示为“金属2(Metal2)”)层中，并且字线解码器121’包括被布置成列的字线解码器121a’、字线解码器121b’、字线解码器121c’和字线解码器121d’。
字线组WL1’、WL2’、WL3’和WL4’被形成在M2层中，并相应地耦合到字线解码器121’。具体地，字线组WL1’包括字线A1’-D1’，并耦合到字线解码器121a’；字线组WL2’包括字线A2’-D2’，并耦合到字线解码器121b’；字线组WL3’包括字线A3’-D3’，并耦合到字线解码器121c’；以及字线组WL4’包括字线A4’-D4’，并耦合到字线解码器121d’。
地址线AL’被绞合，并形成在至少一个金属层中。该至少一个金属层包括M2层和设置在M2层上方的第三金属层(M3，在图5中也表示为“金属3(Metal3)”)。地址线AL’与字线WL’相交。地址线AL’包括地址线[1]’，其通过通孔分别耦合到字线C1、字线B2、字线A3和字线D4，其中，通孔被形成在M2层和M3层之间(在图5中也表示为“通孔23(VIA23)”)，用于将M2层中的金属段耦合到M3层中的金属段。此外，地址线AL’包括地址线[2]’，其通过通孔分别耦合到字线D1、字线A2、字线B3和字线C4；地址线[3]’，其通过通孔分别耦合到字线A1、字线D2、字线C3和字线B4；以及地址线[4]’，其通过通孔分别耦合到字线B1、字线C2、字线D3和字线A4。
在一些实施例中，绞合的地址线AL’之一由在M2层中形成的绞合金属迹线实现。例如，参考图5，地址线[1]’被绞合，并设置在M2层中。在一些实施例中，绞合的地址线AL’之一由若干金属段实现，包括在M2层中形成的至少一个直金属迹线，以及在M3层形成中的至少一个绞合金属迹线。在M3层中形成的绞合金属迹线通过通孔耦合到在M2层中形成的直金属迹线，并且生成绞合金属迹线以形成绞合的地址线AL’之一。例如，参考图5，地址线[2]’被绞合，并且包括：与在M2层中形成的组G1相对应的直金属迹线、在M3层中形成的绞合金属迹线、以及与在M2层中形成的组G2相对应的另一直金属迹线。
出于说明性目的给出了布局图AM’的以上实施方式。布局图AM’的各种实施方式在本公开的预期范围内。例如，在各种实施例中，M3层是指设置在M2层上方或下方的金属层中的任何一个。
现在参考图6。图6是根据本公开的一些实施例的存储器设备AM的示意图，其对应于图1所示的存储器设备100的一部分，并且还是对应于图2所示的存储器设备AM的另一存储器设备AM。关于图1或图2的实施例，图6中的相同的元件被标注相同的附图标记以易于理解。
与图2所示的实施例相比，字线组WL1(包括耦合到字线解码器121a的字线A1-D1)与其他字线组WL2-WL4划分开/分组开，并且被表示为组G1。其余的字线组WL2-WL4(包括相应地耦合到字线解码器121b、121c、121d的字线A2-D2、A3-D3、A4-D4，以及设置在字线A2-D2和A3-D3之间的其他字线(未示出))被表示为组G2。类似于图2中所示的实施例，地址线AL在组G1的字线和组G2的字线之间绞合，并且具有设置在组G1的字线A1-D1和组G2的字线A2-D2之间的一个绞合点N。
在一些实施例中，字线组WL1和WL2被一起分组为第一组，并且字线组WL3和WL4被一起分组为第二组，并且其与图2所示的分组结果相似。绞合点N设置在第一组的字线之间，并且在第一组的字线和第二组的字线之间以及第二组的字线之间没有其他绞合点。换句话说，地址线AL在一个组的字线之间绞合，而在组之间或在另一组的字线之间不绞合。
在一些实施例中，参考图3和图6，第一字线对应于字线A1-D1，并且第二字线对应于字线A2-D2、A3-D3和A4-D4。如此，耦合到第一字线的字线解码器121的数量被称为字线解码器121a的数量，其为一并被表示为第一数量以用于说明；并且耦合到第二字线的字线解码器121的数量被称为字线解码器121b-121d的数量，其为三个并被表示为第二数量以用于说明。绞合数量基于第一数量和第二数量两者来确定，并且绞合数量为1。
与上述方法(耦合到每个地址线AL的字线的总长度彼此不同，并且具有严重的不平衡电容问题)相比，在本公开的实施例中，例如，参考图6，对于每个地址线AL，耦合到每个地址线AL的字线WL的总长度基本上彼此相等。因此，对应于每个地址线AL的寄生电容也基本上彼此相等，并且具有在存储器设备AM的容差之下的基本上平衡的寄生电容。
现在参考图7。图7是根据本公开的一些实施例的存储器设备AM的示意图，其对应于与图1所示的存储器设备100的一部分，并且还是对应于图2或图6所示的存储器设备AM的另一存储器设备AM。关于图1、图2或图6的实施例，图7中的相同的元件被标注相同的附图标记以易于理解。
与图2所示的实施例相比，字线组WL1(包括耦合到字线解码器121a的字线A1-D1)被表示为组G1。字线组WL2和WL3(包括相应地耦合到字线解码器121b和121c的字线A2-D2和A3-D3，以及设置在字线A2-D2和A3-D3之间的其他字线(未示出))被表示为紧邻组G1设置的组G2。其余的字线组WL3(包括耦合到字线解码器121d的字线A4-D4)被表示为紧邻组G2设置的另一组G3。类似于图2中所示的实施例，地址线AL在组G1的字线和组G2的字线之间绞合，并且还在组G2的字线和组G3的字线之间绞合。因此，地址线AL具有设置在组G1的字线A1-D1与组G2的字线A2-D2之间的一个绞合点N1，并且具有设置在组G2的字线A3-D3和组G3的字线A4-D4之间的另一绞合点N2。
在一些实施例中，参考图3和图7，字线WL被划分成三个组，包括例如组G1-G3。这样，耦合至第一字线的字线解码器121的数量被称为字线解码器121a的数量，其是一并且被表示为第一数量以用于说明；耦合至第二字线的字线解码器121的数量被称为字线解码器121b-121c的数量，其是二并且被表示为第二数量以用于说明；以及耦合至第三字线的字线解码器121的数量被称为字线解码器121d的数量，其是一并且被表示为第三数量以用于说明。绞合数量是基于所有第一数量、第二数量和第三数量来确定的，并且绞合数量为二。
现在参考图8。图8是根据本公开的一些实施例的存储器设备AM的示意图，其对应于与图1所示的存储器设备100的一部分，并且还是对应于图2或图6-7中的至少一个所示的存储器设备AM的另一存储器设备AM。关于图1、图2或图6-7的实施例，图8中的相同的元件被标注相同的附图标记以易于理解。
与图2所示的实施例相比，字线组WL1(包括耦合到字线解码器121a的字线A1-D1)被表示为组G1。字线组WL2(包括耦合到字线解码器121b的字线A2-D2)被表示为紧邻组G1设置的组G2。字线组WL3(包括耦合到字线解码器121c的字线A3-D3)被表示为紧邻组G2设置的另一组G3。字线组WL4(包括耦合到字线解码器121d的字线A4-D4)被表示为紧邻组G3设置的另一组G4。类似于图2中所示的实施例，地址线AL被绞合多次，并且在包括例如下列项的各项处绞合：在组G1的字线和组G2的字线之间、在组G2的字线和组G3的字线之间、以及在组G3的字线和组G4的字线之间。因此，地址线AL具有设置在组G1的字线A1-D1与组G2的字线A2-D2之间的一个绞合点N1；设置在组G2的字线A2-D2与组G3的字线A3-D3之间的另一绞合点N2；以及设置在组G3的字线A3-D3和组G4的字线A4-D4之间的另一绞合点N3。
在一些实施例中，参考图3和图8，字线WL被划分成四个组，包括例如组G1-G4。类似于图7中所示的实施例，绞合数量是根据相应的组G1-G4的字线解码器121的数量确定的。
现在参考图9。图9是根据本公开的一些实施例的存储器设备AM的示意图，其对应于与图1所示的存储器设备100的一部分，并且还是对应于图2或图6-8中的至少一个所示的存储器设备AM的另一存储器设备AM。关于图1、图2或图6-图8的实施例，图9中的相同的元件被标注相同的附图标记以易于理解。
与图2所示的实施例相比，仅字线组WL1(包括耦合到字线解码器121a的字线A1-D1)被表示为组G1。类似地，其余的字线组WL3和WL4(包括相应地耦合到字线解码器121c和121d的字线A3-D3和A4-D4)被表示为紧邻组G1设置的另一组G2。
在一些实施例中，参考图3和图9，第一字线对应于字线A1-D1，并且第二字线对应于字线A3-D3和A4-D4。这样，耦合到第一字线的字线解码器121的数量被称为字线解码器121a的数量，其是一并被表示为第一数量以用于说明；并且耦合到第二字线的字线解码器121的数量被称为字线解码器121c和121d的数量，其是二并被表示为第二数量以用于说明。绞合数量是基于第一数量和第二数量两者确定的，并且绞合数量为一。
现在参考图10。图10是根据本公开的一些实施例的用于设计集成电路布局设计的电子设计自动化(EDA)系统1000的框图。EDA系统1000被配置为实现图3中公开的并结合图4A-9进一步解释的方法300的一个或多个操作。在一些实施例中，EDA系统1000包括APR系统。
在一些实施例中，EDA系统1000是通用计算设备，包括硬件处理器1020和非暂态计算机可读存储介质1060。除其他项之外，存储介质1060被编码有(即存储)计算机程序代码(指令)1061，即一组可执行指令。由硬件处理器1020执行指令1061(至少部分地)表示实现例如方法300的一部分或全部的EDA工具。
处理器1020通过总线1050电耦合至计算机可读存储介质1060。处理器1020还通过总线1050电耦合至I/O接口1010和制造工具1070。网络接口1030还通过总线1050电连接到处理器1020。网络接口1030连接到网络1040，以便处理器1020和计算机可读存储介质1060能够通过网络1040连接到外部元件。处理器1020配置为执行编码在计算机可读存储介质1060中的计算机程序代码1061，以使EDA系统1000可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器1020是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1060是电、磁、光、电磁、红外、和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1060包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1060包括光盘只读存储器(CD-ROM)、读/写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1060存储计算机程序代码1061，该计算机程序代码1061被配置为使EDA系统1000(其中这种执行(至少部分地)代表EDA工具)可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质1060还存储有助于执行所述过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质1060存储标准单元的库1062，包括本文所公开的这种标准单元，例如，包括在以上关于图1讨论的存储器单元阵列110a或110b中的存储器单元。
EDA系统1000包括I/O接口1010。I/O接口1010耦合到外部电路。在一个或多个实施例中，I/O接口1010包括用于将信息和命令传送到处理器1020的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键。
EDA系统1000还包括耦合到处理器1020的网络接口1030。网络接口1030允许EDA系统1000与网络1040进行通信，一个或多个其他计算机系统连接到网络1040。网络接口1030包括：无线网络接口，例如，蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如，以太网、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统1000中实现所述过程和/或方法的一部分或全部。
EDA系统1000还包括耦合到处理器1020的制造工具770。制造工具1070被配置为根据由处理器1020处理的设计文件和/或如上所述的IC布局设计来制造集成电路，例如，包括例如由图1所示的集成电路实现的存储器设备100。
EDA系统1000被配置为通过I/O接口1010接收信息。通过I/O接口1010接收的信息包括指令、数据、设计规则、标准单元库、和/或用于由处理器1020处理的其他参数中的一个或多个。信息经由总线1050传输到处理器1020。EDA系统1000被配置为通过I/O接口1010接收与UI相关的信息。该信息作为用户界面(UI)1063存储在计算机可读介质1060中。
在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为EDA系统1000所使用的软件应用。在一些实施例中，使用诸如可从铿腾电子科技有限公司(CADENCE DESIGN SYSTEMS，Inc.)获得的
Figure BDA0002514868210000191
之类的工具、或另一合适的布局生成工具来生成包括标准单元的布局图。
在一些实施例中，这些过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，光盘(例如，DVD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM、RAM)、存储卡等中的一项或多项。
图11是根据本公开的一些实施例的IC制造系统1100以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用IC制造系统1100来制造下列项中的至少一项：(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中。
在图11中，IC制造系统1100包括在与制造IC器件1140有关的设计、开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室1110、掩模室1120和IC制造商/制造者(“fab”)1130。IC制造系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内部网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室1110、掩模室1120和IC制造商/制造者1130中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室1110、掩模室1120和IC制造商/制造者1130中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)1110生成IC设计布局图1111。IC设计布局图1111包括为IC器件1140(例如，上面关于图2、图4A、图4B、图6、图7、图8和/或图9所讨论的存储器设备AM)设计的各种几何图案，例如，图4A和/或4B中描绘的IC布局设计。几何图案对应于组成要制造的IC器件1140的各种组件的金属、氧化物、或半导体层的图案。各个层进行组合以形成各种IC特征。例如，IC设计布局图1111的一部分包括在半导体衬底(例如，硅晶圆)中形成的各种IC特征(例如，有源区域、栅极电极、源极和漏极、层间互连的导电段或通孔)以及设置在半导体衬底上的各种材料层。设计室1110实施适当的设计过程以形成IC设计布局图1111。设计过程包括逻辑设计、物理设计、或布局和布线中的一个或多个。IC设计布局图1111呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1111可以以GDSII文件格式或DFII文件格式表达。
掩模室1120包括掩模数据准备1121和掩模制造1122。掩模室1120使用IC设计布局图1111来制造一个或多个掩模1123，其被用来根据IC设计布局图1111制造IC器件1140的各个层。掩模室1120执行掩模数据准备1121，其中，IC设计布局图1111被转换成代表性数据文件(“RDF”)。掩模数据准备1121将RDF提供给掩模制造1122。掩模制造1122包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，掩模(调制盘)1123或半导体晶圆1133。掩模数据准备1121处理IC设计布局图1111，以符合掩模写入器的特定特性和/或IC制造商/制造者1130的要求。在图11中，数据准备1121和掩模制造1122被示为单独的元件。在一些实施例中，数据准备1121和掩模制造1122可以统称为掩模数据准备。
在一些实施例中，数据准备1121包括光学接近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺影响等引起的图像误差。OPC调整IC设计布局图1111。在一些实施例中，数据准备1121包括进一步的分辨率增强技术(RET)，例如，离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，数据准备1121包括掩模规则检查器(MRC)，其利用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1111，该组掩模创建规则合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图1111以补偿掩模制造1122期间的限制，这可以撤消由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，数据准备1121包括光刻工艺检查(LPC)，其模拟将由IC制造商/制造者1130实施以制造IC器件1140的工艺。LPC基于IC设计布局图1111来模拟该工艺以创建模拟制造器件，例如，IC器件1140。LPC模拟中的工艺参数可以包括与IC制造周期的各个工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如，航空图像对比度(aerial image contrast)、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1111。
应当理解，为了清楚起见，数据准备1121的以上描述已被简化。在一些实施例中，数据准备1121包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图1111。此外，可以以各种不同的顺序执行在数据准备1121期间应用于IC设计布局图1111的处理。
在数据准备1121之后并且在掩模制造1122期间，基于经修改的IC设计布局图1111来制造掩模1123或一组掩模1123。在一些实施例中，掩模制造1122包括基于IC设计布局图1111来执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图1111，使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或调制盘)1123上形成图案。可以以各种技术形成掩模1123。在一些实施例中，掩模1123是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如，紫外线(UV)束)被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模1123的二元掩模版本包括透明衬底(例如，熔融石英)以及涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1123。在掩模1123的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各个特征被配置为具有适当的相差以增强分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1122生成的(一个或多个)掩模被用于各个工艺中。例如，这样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆1133中形成各种掺杂区域，被用于蚀刻工艺以在半导体晶圆1133中形成各种蚀刻区域，和/或用于在其他合适的工艺。
IC制造商/制造者1130包括晶圆制造1132。IC制造商/制造者1130是IC制造企业，其包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造商/制造者1130是半导体铸造厂。例如，可能存在用于多个IC产品的前端制造(前端(FEOL)制造)的制造设施，而第二制造设施可以提供用于互连和封装IC产品的后端制造(后端(BEOL)制造)，并且第三制造设施可以为铸造企业提供其他服务。
IC制造商/制造者1130使用由掩模室1120制造的(一个或多个)掩模1123来制造IC器件1140。因此，IC制造商/制造者1130至少间接地使用IC设计布局图1111来制造IC器件1140。在一些实施例中，半导体晶圆1133由IC制造商/制造者1130使用(一个或多个)掩模1123来制造以形成IC器件1140。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1111来执行一次或多次光刻曝光。半导体晶圆1133包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆1133还包括(在随后的制造步骤中形成的)各种掺杂区域、电介质特征、多级互连等中的一个或多个。
在一些实施例中，公开了一种存储器设备。该存储器设备包括第一组的第一多个程序线、第二组的第二多个程序线、以及多个地址线。第二多个程序线被布置为紧邻第一多个程序线并与第一多个程序线平行。多个地址线分别耦合到第一多个程序线和第二多个程序线。在布局视图中，多个地址线是绞合的，并且与第一多个程序线和第二多个程序线相交。第一多个程序线或第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
在一些实施例中，多个地址线在至少一个绞合点处绞合。至少一个绞合点至少设置在第一多个程序线和第二多个程序线之间。
在一些实施例中，第一多个程序线中的每一个具有彼此不同的长度。第二多个程序线中的每一个具有彼此不同的长度。耦合到多个地址线中的一个地址线的第一多个程序线和第二多个程序线的总长度等于耦合到多个地址线中的另一地址线的第一多个程序线和第二多个程序线的总长度。
在一些实施例中，存储器设备还包括多个通孔。在布局视图中，多个通孔被设置在第一多个程序线和多个地址线上方，并且在布局视图中，多个通孔被设置在第二多个程序线和多个地址线上方。第一多个程序线从多个通孔延伸到第一组的多个第一程序解码器，并且第一多个程序线中的每一个具有彼此不同的长度。
在一些实施例中，第二多个程序线从多个通孔延伸到第二组的多个第二程序解码器，该第二组的多个第二程序解码器紧邻第一多个程序解码器设置。第二多个程序线中的一个程序线的第一长度与第二多个程序线中的另一个程序线的第二长度不同。第一长度等于第一多个程序线中的一个程序线的第三长度。
在一些实施例中，存储器设备还包括第一组的第一多个程序解码器和第二组的第二多个程序解码器。第一多个程序解码器耦合到第一多个程序线。第二多个程序解码器耦合到第二多个程序线，并且紧邻第一多个程序解码器设置。多个地址线至少在第一多个程序线和第二多个程序线之间绞合。
在一些实施例中，多个地址线以绞合数量被绞合。绞合数量是基于第一多个程序解码器的数量和第二多个程序解码器的数量来确定的。
还公开了一种存储器设备，其包括存储器单元阵列、第一多个程序线、第二多个程序线和多个地址线。存储器单元阵列以行和列布置。第二多个程序线沿着行延伸，并通过第二多个程序解码器耦合到存储器单元阵列。第二多个程序线紧邻第一多个程序线设置。第一多个程序线沿着行延伸，并且通过第一多个程序解码器耦合到存储器单元阵列。多个地址线基本上沿着列延伸，并分别通过第一多个程序线和第二多个程序线耦合到第一多个程序解码器和第二多个程序解码器。多个地址线至少在第一多个程序线和第二多个程序线之间绞合。第一多个程序线或第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
在一些实施例中，第一多个程序线中的每一个具有彼此不同的长度。第二多个程序线中的每一个具有彼此不同的长度。耦合到多个地址线中的一个地址线的第一多个程序线和第二多个程序线的总长度等于耦合到多个地址线中的另一个地址线的第一多个程序线和第二多个程序线的总长度。
在一些实施例中，存储器设备还包括多个通孔。在布局视图中，多个通孔被设置在第一多个程序线和多个地址线上方。多个地址线通过多个通孔耦合到第一多个程序线。第一多个程序线从多个通孔延伸到第一多个程序解码器。第一多个程序线中的每一个具有彼此不同的长度。
在一些实施例中，多个地址线以绞合数量被绞合。该绞合数量是基于第一多个程序解码器的数量和第二多个程序解码器的数量来确定的。
在一些实施例中，第一多个程序线包括第一程序线和第二程序线。第一程序线耦合到第一多个程序解码器中的第一程序解码器。第二程序线耦合到第一多个程序解码器中的紧邻第一程序解码器设置的第二程序解码器。多个地址线进一步在第一程序线和第二程序线之间绞合。
在一些实施例中，第一多个程序线中的一个程序线的第一长度不同于第一多个程序线中的另一个程序线的第二长度。第一长度等于第二多个程序线中的一个程序线的第三长度。
还公开了一种方法，该方法包括：布置程序线中的第一多个程序线，该第一多个程序线通过第一多个程序解码器耦合到以行和列布置的存储器单元阵列，其中，第一多个程序线沿着行延伸；布置程序线中的第二多个程序线，该第二多个程序线沿着行延伸，并通过第二多个程序解码器耦合到存储单元阵列；布置多个地址线，该多个地址线基本上沿着列延伸，并分别耦合到第一多个程序线和第二多个程序线；在至少一个绞合点处绞合多个地址线，其中，该至少一个绞合点至少设置在第一多个程序线和第二多个程序线之间；以及生成存储器设备的布局图，该布局图包括第一多个程序线、第二多个程序线和多个地址线。第一多个程序线或第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
在一些实施例中，绞合多个地址线的操作包括通过以下操作来布置在布局视图中被设置在多个地址线和第一多个程序线上方的第一多个通孔：相对于设置在至少一个绞合点上的列，对布局视图中设置在未绞合的多个地址线和第一多个程序线上方的第二多个通孔进行镜像，以形成该第一多个通孔。
在一些实施例中，该方法还包括：切割第一多个程序线的一部分，以形成从多个通孔延伸到第一多个程序解码器的第一多个程序线。
在一些实施例中，该方法还包括：将程序线分组为第一多个程序线和第二多个程序线；以及基于第一多个程序解码器的数量和第二多个程序解码器的数量，确定至少一个绞合点的数量。该至少一个绞合点还设置在第一多个程序线之间，或设置在第二多个程序线之间。
在一些实施例中，当第一多个程序解码器的数量是偶数，并且第二多个程序解码器的数量是偶数时，该至少一个绞合点包括多个绞合点。该多个绞合点还被设置在与第一多个程序解码器中的每一个相对应的每组第一多个程序线之间。
在一些实施例中，第一多个程序线中的每一个具有彼此不同的长度。第二多个程序线中的每一个具有彼此不同的长度。耦合到多个地址线中的一个地址线的第一多个程序线和第二多个程序线的总长度等于耦合到多个地址线中的另一个地址线的第一多个程序线和第二多个程序线的总长度。
在一些实施例中，该方法还包括：基于布局图，制造下列项中的至少一项：(A)一个或多个半导体掩模，或者(B)半导体集成电路的层中的至少一个组件。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种存储器设备，包括：第一组的第一多个程序线；第二组的第二多个程序线，其中，所述第二多个程序线被布置为紧邻所述第一多个程序线并与所述第一多个程序线平行；以及多个地址线，所述多个地址线分别耦合到所述第一多个程序线和所述第二多个程序线，其中，在布局视图中，所述多个地址线是绞合的并且与所述第一多个程序线和所述第二多个程序线相交，其中，所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
示例2是示例1所述的存储器设备，其中，所述多个地址线在至少一个绞合点处绞合，并且所述至少一个绞合点至少设置在所述第一多个程序线和所述第二多个程序线之间。
示例3是示例1所述的存储器设备，其中，所述第一多个程序线中的每一个具有彼此不同的长度，所述第二多个程序线中的每一个具有彼此不同的长度，并且耦合到所述多个地址线中的一个地址线的所述第一多个程序线和所述第二多个程序线的总长度等于耦合到所述多个地址线中的另一地址线的所述第一多个程序线和所述第二多个程序线的总长度。
示例4是示例1所述的存储器设备，还包括：多个通孔，在布局视图中，所述多个通孔被设置在所述第一多个程序线和所述多个地址线上方，并且在布局视图中，所述多个通孔被设置在所述第二多个程序线和所述多个地址线上方，其中，所述第一多个程序线从所述多个通孔延伸到所述第一组的多个第一程序解码器，并且所述第一多个程序线中的每一个具有彼此不同的长度。
示例5是示例4所述的存储器设备，其中，所述第二多个程序线从所述多个通孔延伸到所述第二组的多个第二程序解码器，所述第二组的多个第二程序解码器紧邻所述第一多个程序解码器设置，所述第二多个程序线中的一个程序线的第一长度与所述第二多个程序线中的另一程序线的第二长度不同，并且所述第一长度等于所述第一多个程序线中的一个程序线的第三长度。
示例6是示例1所述的存储器设备，还包括：所述第一组的第一多个程序解码器，其中，所述第一多个程序解码器耦合到所述第一多个程序线；以及所述第二组的第二多个程序解码器，其中，所述第二多个程序解码器耦合到所述第二多个程序线并且紧邻所述第一多个程序解码器设置，其中，所述多个地址线至少在所述第一多个程序线和所述第二多个程序线之间绞合。
示例7是示例6所述的存储器设备，其中，所述多个地址线以绞合数量被绞合，并且所述绞合数量是基于所述第一多个程序解码器的数量和所述第二多个程序解码器的数量来确定的。
示例8是一种存储器设备，包括：存储器单元阵列，所述存储器单元阵列以行和列布置；第一多个程序线，所述多个第一程序线沿着所述行延伸，并通过第一多个程序解码器耦合到所述存储器单元阵列；第二多个程序线，所述第二多个程序线沿着所述行延伸，并通过第二多个程序解码器耦合到所述存储器单元阵列，其中，所述第二多个程序线紧邻所述第一多个程序线设置；以及多个地址线，所述多个地址线基本上沿着所述列延伸，并分别通过所述第一多个程序线和所述第二多个程序线耦合到所述第一多个程序解码器和所述第二多个程序解码器，其中，所述多个地址线至少在所述第一多个程序线和所述第二多个程序线之间绞合，并且所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
示例9是示例8所述的存储器设备，其中，所述第一多个程序线中的每一个具有彼此不同的长度，所述第二多个程序线中的每一个具有彼此不同的长度，并且耦合到所述多个地址线中的一个地址线的所述第一多个程序线和所述第二多个程序线的总长度等于耦合到所述多个地址线中的另一地址线的所述第一多个程序线和所述第二多个程序线的总长度。
示例10是示例8所述的存储器设备，还包括：多个通孔，在布局视图中，所述多个通孔被设置在所述第一多个程序线和所述多个地址线上方，其中，所述多个地址线通过所述多个通孔耦合到所述第一多个程序线，所述第一多个程序线从所述多个通孔延伸到所述第一多个程序解码器，并且所述第一多个程序线中的每一个具有彼此不同的长度。
示例11是示例8所述的存储器设备，其中，所述多个地址线以绞合数量被绞合，并且所述绞合数量是基于所述第一多个程序解码器的数量和所述第二多个程序解码器的数量来确定的。
示例12是示例8所述的存储器设备，其中，所述第一多个程序线包括第一程序线和第二程序线，所述第一程序线耦合到所述第一多个程序解码器中的第一程序解码器，所述第二程序线耦合到所述第一多个程序解码器中紧邻所述第一程序解码器设置的第二程序解码器，并且所述多个地址线进一步在所述第一程序线和所述第二程序线之间绞合。
示例13是示例8所述的存储器设备，其中，所述第一多个程序线中的一个程序线的第一长度不同于所述第一多个程序线中的另一个程序线的第二长度，并且所述第一长度等于所述第二多个程序线中的一个程序线的第三长度。
示例14是一种用于生成存储器设备的布局设计的方法，包括：布置程序线中的第一多个程序线，所述第一多个程序线通过第一多个程序解码器耦合到以行和列布置的存储器单元阵列，其中，所述第一多个程序线沿着所述行延伸；布置所述程序线中的第二多个程序线，所述第二多个程序线沿着所述行延伸，并通过第二多个程序解码器耦合到所述存储单元阵列；布置多个地址线，所述多个地址线基本上沿着所述列延伸，并分别耦合到所述第一多个程序线和所述第二多个程序线；在至少一个绞合点处绞合所述多个地址线，其中，所述至少一个绞合点至少设置在所述第一多个程序线和第二多个程序线之间；以及生成存储器设备的布局图，所述布局图包括所述第一多个程序线、所述第二多个程序线和所述多个地址线，其中，所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
示例15是示例14所述的方法，其中，绞合所述多个地址线包括：通过以下操作来布置在布局视图中被设置在所述多个地址线和所述第一多个程序线上方的第一多个通孔：相对于设置在所述至少一个绞合点上的列，对布局视图中设置在未绞合的多个地址线和所述第一多个程序线上方的第二多个通孔进行镜像，以形成所述第一多个通孔。
示例16是示例14所述的方法，还包括：切割所述第一多个程序线的一部分，以形成从多个通孔延伸到所述第一多个程序解码器的所述第一多个程序线。
示例17是示例14所述的方法，还包括：将所述程序线分组为所述第一多个程序线和所述第二多个程序线；以及基于所述第一多个程序解码器的数量和所述第二多个程序解码器的数量，确定所述至少一个绞合点的数量，其中，所述至少一个绞合点还设置在所述第一多个程序线之间，或设置在所述第二多个程序线之间。
示例18是示例17所述的方法，其中，当所述第一多个程序解码器的数量是偶数并且所述第二多个程序解码器的数量是偶数时，所述至少一个绞合点包括多个绞合点，并且所述多个绞合点还被设置在与所述第一多个程序解码器中的每一个相对应的每组所述第一多个程序线之间。
示例19是示例14所述的方法，其中，所述第一多个程序线中的每一个具有彼此不同的长度，所述第二多个程序线中的每一个具有彼此不同的长度，并且耦合到所述多个地址线中的一个地址线的所述第一多个程序线和所述第二多个程序线的总长度等于耦合到所述多个地址线中的另一地址线的所述第一多个程序线和所述第二多个程序线的总长度。
示例20是示例14所述的方法，还包括：基于所述布局图，制造下列项中的至少一项：(A)一个或多个半导体掩模，或者(B)半导体集成电路的层中的至少一个组件。

Claims (10)

1.一种存储器设备，包括：
第一组的第一多个程序线；
第二组的第二多个程序线，其中，所述第二多个程序线被布置为紧邻所述第一多个程序线并与所述第一多个程序线平行；以及
多个地址线，所述多个地址线分别耦合到所述第一多个程序线和所述第二多个程序线，其中，在布局视图中，所述多个地址线是绞合的并且与所述第一多个程序线和所述第二多个程序线相交，
其中，所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
2.根据权利要求1所述的存储器设备，其中，
所述多个地址线在至少一个绞合点处绞合，并且
所述至少一个绞合点至少设置在所述第一多个程序线和所述第二多个程序线之间。
3.根据权利要求1所述的存储器设备，其中，
所述第一多个程序线中的每一个具有彼此不同的长度，
所述第二多个程序线中的每一个具有彼此不同的长度，并且
耦合到所述多个地址线中的一个地址线的所述第一多个程序线和所述第二多个程序线的总长度等于耦合到所述多个地址线中的另一地址线的所述第一多个程序线和所述第二多个程序线的总长度。
4.根据权利要求1所述的存储器设备，还包括：
多个通孔，在布局视图中，所述多个通孔被设置在所述第一多个程序线和所述多个地址线上方，并且在布局视图中，所述多个通孔被设置在所述第二多个程序线和所述多个地址线上方，
其中，所述第一多个程序线从所述多个通孔延伸到所述第一组的多个第一程序解码器，并且所述第一多个程序线中的每一个具有彼此不同的长度。
5.根据权利要求4所述的存储器设备，其中，
所述第二多个程序线从所述多个通孔延伸到所述第二组的多个第二程序解码器，所述第二组的多个第二程序解码器紧邻所述第一多个程序解码器设置，
所述第二多个程序线中的一个程序线的第一长度与所述第二多个程序线中的另一程序线的第二长度不同，并且
所述第一长度等于所述第一多个程序线中的一个程序线的第三长度。
6.根据权利要求1所述的存储器设备，还包括：
所述第一组的第一多个程序解码器，其中，所述第一多个程序解码器耦合到所述第一多个程序线；以及
所述第二组的第二多个程序解码器，其中，所述第二多个程序解码器耦合到所述第二多个程序线并且紧邻所述第一多个程序解码器设置，
其中，所述多个地址线至少在所述第一多个程序线和所述第二多个程序线之间绞合。
7.根据权利要求6所述的存储器设备，其中，
所述多个地址线以绞合数量被绞合，并且
所述绞合数量是基于所述第一多个程序解码器的数量和所述第二多个程序解码器的数量来确定的。
8.一种存储器设备，包括：
存储器单元阵列，所述存储器单元阵列以行和列布置；
第一多个程序线，所述多个第一程序线沿着所述行延伸，并通过第一多个程序解码器耦合到所述存储器单元阵列；
第二多个程序线，所述第二多个程序线沿着所述行延伸，并通过第二多个程序解码器耦合到所述存储器单元阵列，其中，所述第二多个程序线紧邻所述第一多个程序线设置；以及
多个地址线，所述多个地址线基本上沿着所述列延伸，并分别通过所述第一多个程序线和所述第二多个程序线耦合到所述第一多个程序解码器和所述第二多个程序解码器，
其中，所述多个地址线至少在所述第一多个程序线和所述第二多个程序线之间绞合，并且所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
9.根据权利要求8所述的存储器设备，其中，
所述第一多个程序线中的每一个具有彼此不同的长度，
所述第二多个程序线中的每一个具有彼此不同的长度，并且
耦合到所述多个地址线中的一个地址线的所述第一多个程序线和所述第二多个程序线的总长度等于耦合到所述多个地址线中的另一地址线的所述第一多个程序线和所述第二多个程序线的总长度。
10.一种用于生成存储器设备的布局设计的方法，包括：
布置程序线中的第一多个程序线，所述第一多个程序线通过第一多个程序解码器耦合到以行和列布置的存储器单元阵列，其中，所述第一多个程序线沿着所述行延伸；
布置所述程序线中的第二多个程序线，所述第二多个程序线沿着所述行延伸，并通过第二多个程序解码器耦合到所述存储单元阵列；
布置多个地址线，所述多个地址线基本上沿着所述列延伸，并分别耦合到所述第一多个程序线和所述第二多个程序线；
在至少一个绞合点处绞合所述多个地址线，其中，所述至少一个绞合点至少设置在所述第一多个程序线和第二多个程序线之间；以及
生成存储器设备的布局图，所述布局图包括所述第一多个程序线、所述第二多个程序线和所述多个地址线，
其中，所述第一多个程序线或所述第二多个程序线中的至少两个相邻的程序线具有彼此不同的长度。
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