JP2000099398A - 電子装置、半導体記憶装置、バスマスタ及び半導体記憶装置アクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】２セル行以上にわたるシーケンシャルアクセス
を容易に高速化する。 【解決手段】電子装置は、複数バンクを備えたＳＤＲＡ
Ｍ１２Ａと、ＳＤＲＡＭとデータバスで接続されたバス
マスタ１０と、バスマスタ１０からのアドレスを時分割
でマルチプレックス化してＳＤＲＡＭに供給するメモリ
コントローラ２０と、バンクアドレスと行アドレス下位
部とを入れ替えてバスマスタ１０からメモリコントロー
ラ２０へアドレスを供給するためのアドレス変換部１８
Ａとを備えている。アドレス変換部は、ストレート接続
とクロス接続とを選択的に行う切換スイッチ回路を用い
て切換可能にしてもよい。アドレス変換部１８をユニッ
ト間に備える替わりに、ＳＤＲＡＭ１２Ａ、メモリコン
トローラ２０又はバスマスタ１０内に備えてもよい。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、半導体記憶装置、
バスマスタ、半導体記憶装置とバスマスタとが接続され
た電子装置及び半導体記憶装置アクセス方法に関する。

【従来の技術】シンクロナスＤＲＡＭでは、例えば図１
３に示す如くアドレスが割り当てられた複数のバンクを
備えている。バーストアクセスモードの場合、第１デー
タまでのアクセスタイムは通常のＤＲＡＭと同じである
が、その後の同一セル行については、内部列アドレスカ
ウンタが自動的にインクリメントされてクロック毎にデ
ータが読み出される。例えばバンク０のあるセル行から
データをシーケンシャルに読み出し、次にバンク１のあ
るセル行からデータをシーケンシャルに読み出す場合に
は、バンク０の読出動作と並列してバンク１を活性化し
データ読出直前までの動作を行うことができるので、ク
ロック毎に間断なく両バンクにわたってデータを読み出
すことができる。

【発明が解決しようとする課題】しかし、バーストアク
セスモードにおいて、同一バンク内の異なるセル行にわ
たってデータをシーケンシャルに読み出す場合には、最
初のセル行からデータを読み出し、このセル行について
リストア動作及びビット線リッセト動作を行い、その
後、次に読み出そうとするセル行のワード線を立ち上げ
なければならないので、アクセスの高速化が妨げられ
る。バンクアドレスをセル行単位で変更すれば、複数セ
ル行について高速なシーケンシャルアクセスを行うこと
ができるが、リード及びライトの各々についてプログラ
ムで意識的かつ規則的にバンクアドレスをセル行単位で
変更しなければならないので、プログラムが複雑にな
る。本発明の目的は、このような問題点に鑑み、２セル
行以上にわたるシーケンシャルアクセスを容易に高速化
することが可能な半導体記憶装置、バスマスタ、半導体
記憶装置とバスマスタとが接続された電子装置及び半導
体記憶装置アクセス方法を提供することにある。

【課題を解決するための手段及びその作用効果】請求項
１の電子装置では、複数バンクを備えた半導体記憶装置
と、該半導体記憶装置とデータバスで接続されたバスマ
スタと、該バンクアドレスと行アドレス下位部とを入れ
替えて該バスマスタから該半導体記憶装置へアドレスを
供給するアドレス変換部とを有する。この電子装置によ
れば、セル行単位のバーストアクセスモードにおいて、
バスマスタの行アドレス下位部に相当するアドレスが変
化する毎に、半導体記憶装置のバンクアドレスが変化す
るので、複数セル行に対しギャップレスで高速なシーケ
ンシャルアクセスを容易に行うことができる。請求項２
の電子装置では、請求項１において、上記バスマスタか
らのアドレスを時分割でマルチプレックス化して上記半
導体記憶装置に供給するメモリコントローラをさらに備
え、上記アドレス変換部は、上記バンクアドレスと上記
行アドレス下位部とを入れ替えて該バスマスタから該メ
モリコントローラへアドレスを供給する。請求項３の電
子装置では、請求項１において、上記アドレス変換部
は、クロスしたアドレス線を有するアドレスバスであ
る。この電子装置によれば、アドレス線を単にクロス接
続すればよいので、構成が簡単である。請求項４の電子
装置では、請求項１において、上記アドレス変換部は、
２本のアドレス線のストレート接続とクロス接続とを選
択信号に応じて切り換える切換スイッチ回路と、該選択
信号を供給する記憶回路とを有する。この電子装置によ
れば、異なるバンクに対する交互局所アクセス又は複数
セル行のシーケンシャルアクセスに応じてストレート接
続とクロス接続とを切り換えることにより、アクセスを
より高速化することができる。請求項５の電子装置で
は、請求項４において、上記アドレス変換部はさらに、
選択信号に応じて、バスマスタからの上位アドレス線を
上位側へシフトさせ又はシフトさせずに出力端の上位ア
ドレス線に接続するシフトスイッチ回路を上記切換スイ
ッチの前段に有する。この電子装置によれば、複数のバ
スマスタに対し共通のアドレス変換部を用いることがで
きる。また、半導体記憶装置の記憶容量変更に伴うアド
レス範囲変更に対応可能である。請求項６では、複数バ
ンクを備えた半導体記憶装置において、アドレスデコー
ド前にバンクアドレスと行アドレス下位部とを入れ替え
るアドレス変換部を有する。この半導体記憶装置によれ
ば、半導体記憶装置外部にアドレス変換部を備える必要
がない。請求項７の半導体記憶装置では、請求項６にお
いて、上記アドレス変換部は、選択信号に応じて上記入
れ替えを行い又は行わずこの選択信号を出力するモード
レジスタをさらに有する。この半導体記憶装置によれ
ば、異なるバンクに対する交互局所アクセス又は複数セ
ル行のシーケンシャルアクセスに応じて、又はバスマス
タのアドレス指定可能な範囲に応じてモードレジスタを
設定することができ、これに応じた上述の効果が得られ
る。請求項８のバスマスタでは、アドレス出力前に上位
アドレスと中間部アドレスとを入れ替えるアドレス変換
部を有する。このバスマスタによれば、バスマスタの外
部にアドレス変換部を備える必要がない。請求項９のバ
スマスタでは、請求項８において、上記アドレス変換部
は、選択信号に応じて上記入れ替えを行い又は行わずこ
の選択信号を出力するモードレジスタをさらに有する。
請求項１０のバスマスタでは、請求項８又は９におい
て、上記バスマスタは、ページテーブルを参照して仮想
アドレスのページ番号を実アドレス上位部に変換し、該
仮想アドレスのページが実空間内に存在しないことを該
ページテーブルが示している場合には、実空間内でのペ
ージの置換に応じて該ページテーブルを書き換えるメモ
リ管理部を備えたプロセッサであり、上記アドレス変換
部は、該ページテーブルを書き換える前に書換データに
対し上記入れ替えを行う。請求項１１のバスマスタで
は、請求項８又は９において、上記バスマスタは、ペー
ジテーブルを参照して仮想アドレスのページ番号を実ア
ドレス上位部に変換し、該仮想アドレスのページが実空
間内に存在しないことを該ページテーブルが示している
場合には、実空間内でのページの置換に応じて該ページ
テーブルを書き換えるメモリ管理部を備えたプロセッサ
であり、上記アドレス変換部は、変換された該実アドレ
ス上位部及び該仮想アドレスの下位部に対し上記入れ替
えを行う。このバスマスタによれば、置換対象ビットが
実アドレスのどの部分に位置していても置換することが
可能になる。請求項１２の電子装置では、請求項１乃至
５のいずれか１つにおいて、上記半導体装置は同期式Ｄ
ＲＡＭである。請求項１３の電子装置では、請求項１乃
至５のいずれか１つにおいて、上記バスマスタは複数の
プロセッサを有する。請求項１４では、複数バンクを備
えた半導体記憶装置に対しアクセスする半導体記憶装置
アクセス方法において、バンクアドレスと行アドレス下
位部とを入れ替え、入れ替えたアドレスで該半導体記憶
装置に対しアクセスする。

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の電子
装置を示すブロック図である。バスマスタ１０と半導体
記憶装置１２との間は、データバス１４とアドレスバス
１６と制御バス１７とで接続されている。バスマスタ１
０は例えば、ＭＰＵ、画像プロセッサ又はＤＭＡコント
ローラなどである。半導体記憶装置１２は、次の２つの
性質を備えており、例えばシンクロナスＤＲＡＭであ
る。 （１）あるワード線を立ち上げ列アドレスを順次インク
リメントすることにより、ランダムアクセスよりも高速
にシーケンシャルアクセスすることができる。 （２）ｎバンク（ｎ≧２）を備え、あるバンクＡのある
セル行からデータをシーケンシャルに読み出し、次に他
のバンクＢのあるセル行からデータをシーケンシャルに
読み出す場合、バンクＡの読出動作と並列して、バンク
Ｂを活性化しバンクＢについてデータ読出直前までの動
作を行うことができる。半導体記憶装置１２の列アドレ
ス入力端子ＣＡ、行アドレス入力端子ＲＡ及びバンクア
ドレス入力端子ＲＡはそれぞれバスマスタ１０の下位ア
ドレス出力端子ＡＬ、中位アドレス出力端子ＡＭ及び上
位アドレス出力端子ＡＨに対応している。下位アドレス
出力端子ＡＬと列アドレス入力端子ＣＡとは、下位アド
レスバス１６Ｌを介して直接接続されている。中位アド
レス出力端子ＡＭ及び上位アドレス出力端子ＡＨはアド
レス変換部１８を介して行アドレス入力端子ＲＡ及びバ
ンクアドレス入力端子ＲＡに接続されている。バンクア
ドレス入力端子ＲＡをｍビットとすると、アドレス変換
部１８は、中位アドレス出力端子ＡＭの下位ｍビットを
バンクアドレス入力端子ＲＡに供給し、ｍビットの上位
アドレス出力端子ＡＨを行アドレス入力端子ＲＡの下位
ｍビットに供給するように、アドレスを変換する。中位
アドレス出力端子ＡＭの下位ｍビットを除いた部分は、
例えば、行アドレス入力端子ＲＡの対応する部分にスト
レートで接続されている。バスマスタ１０は、制御バス
１７、又はこれとアドレスバス或いはデータバスとの組
み合わせを介して、半導体記憶装置１２に対し例えばセ
ル行単位のバーストアクセスモードを設定し、アドレス
バスを介してアクセス開始アドレスを供給し、セル行ア
クセス終了前に次のアクセス開始アドレスを供給して、
複数セル行にわたりシーケンシャルアクセスを行う。バ
スマスタ１０の中位アドレスＡＭが変化する毎に半導体
記憶装置１２のバンクアドレスＲＡが変化するので、同
一バンク内の次のセル行へのアクセスが行われずに他の
バンク内のセル行がアクセスされて、ギャップレスでア
クセスすることが可能となり、プログラムで意識的にバ
ンクアドレスをセル行単位で変更することなく容易に、
高速なシーケンシャルアクセスが可能となる。 ［第２実施形態］図２は、本発明の第２実施形態の電子
装置を示すブロック図である。バスマスタ１０のアドレ
ス出力端子Ａ１３〜Ａ０と半導体記憶装置１２のアドレ
ス入力端子ＡＩ６〜ＡＩ０とがメモリコントローラ２０
を介して接続されている。メモリコントローラ２０は公
知の構成であり、アドレスマルチプレックス処理などを
行う。バスマスタ１０のアドレス出力端子Ａ６〜Ａ０及
びＡ１１〜Ａ９は、メモリコントローラ２０の列アドレ
ス入力端子Ｃ６〜Ｃ０及び行アドレス入力端子Ｒ４〜Ｒ
２にそれぞれ接続されている。アドレス変換部１８Ａ
は、単なるクロス接続であり、バスマスタ１０のアドレ
ス出力端子Ａ１２及びＡ７とメモリコントローラ２０の
バンクアドレス入力端子Ｂ０及び行アドレス入力端子Ｒ
０とがクロス接続され、バスマスタ１０のアドレス出力
端子Ａ１３及びＡ８とメモリコントローラ２０のバンク
アドレス入力端子Ｂ１及び行アドレス入力端子Ｒ１とが
クロス接続されている。メモリコントローラ２０の入力
アドレスは時分割でマルチブレックス化されてアドレス
出力端子ＡＯ６〜ＡＯ０から出力される。アドレス出力
端子ＡＯ６〜ＡＯ０はそれぞれ、アドレスバスを介して
シンクロナスＤＲＡＭ１２Ａのアドレス入力端子ＡＩ６
〜ＡＩ０に接続されている。上記クロス接続をせずにス
トレート接続していれば、バスマスタ１０のアドレス出
力端子Ａ８及びＡ７がシンクロナスＤＲＡＭ１２Ａの行
アドレスの下位２ビットに相当する。バスマスタ１０と
メモリコントローラ２０との間及びメモリコントローラ
２０とシンクロナスＤＲＡＭ１２Ａとの間はさらに、そ
れぞれ制御バス１７１及び１７２で接続されている。上
記アクセスモードの設定は、従来と同様に、制御信号と
アドレス信号との組み合わせで行われる。セル行単位の
バーストアクセスモードにおいて、バスマスタ１０のア
ドレスＡ８及びＡ７が変化する毎に、メモリコントロー
ラ２０のバンクアドレスＢ１及びＢ０が変化するので、
セル行単位でバンク０〜３がサイクリックにアクセスさ
れ、ギャップレスで高速なシーケンシャルアクセスが可
能となる。シンクロナスＤＲＡＭ１２Ａは例えば、バン
ク０のセル行Ｌ０１、バンク１のセル行Ｌ１１、バンク
２のセル行Ｌ２１、バンク３のセル行Ｌ３１、バンク０
のセル行Ｌ０２、バンク１のセル行Ｌ１２、バンク２の
セル行Ｌ２２、バンク３のセル行Ｌ３２・・・の順にシ
ーケンシャルアクセスされる。図３は、図１３の１バン
ク分に相当する記憶領域について、バスマスタ１０の出
力アドレスとシンクロナスＤＲＡＭ１２Ａ内のバンク及
びセル行との関係を示している。＃は１６進数であるこ
とを示している。例えば、バスマスタ１０の出力アドレ
ス＃００００〜＃００７Ｆ、＃００８０〜＃００ＦＦ、
＃０１００〜＃０１７Ｆ、＃０１８０〜＃０１ＦＦ、＃
０２００〜＃０２７Ｆ、＃０２８０〜＃０２ＦＦ、＃０
３００〜＃０３７Ｆ・・・はそれぞれ、シンクロナスＤ
ＲＡＭ１２Ａのバンク０のセル行Ｌ０１、バンク１のセ
ル行Ｌ１１、バンク２のセル行Ｌ２１、バンク３のセル
行Ｌ３１、バンク０のセル行Ｌ０２、バンク１のセル行
Ｌ１２、バンク２のセル行Ｌ２２・・・に対応してい
る。 ［第３実施形態］図４は、本発明の第３実施形態の電子
装置を示すブロック図である。半導体記憶装置１２に
は、Ｎ個のバスマスタ１０１〜１０Ｎがデータバス１
４、制御バス１７及びアドレスバスを介して接続されて
いる。アドレスバスに関しては、バスマスタ１０１〜１
０Ｎがそれぞれアドレスバス１６１１〜１６１Ｎを介し
てアドレス変換部１８１〜１８Ｎの入力端に接続され、
アドレス変換部１８１〜１８Ｎの出力端がメモリコント
ローラ２０の入力端子に共通に接続されている。メモリ
コントローラ２０の出力端子がアドレスバス１６１０を
介して半導体記憶装置１２のアドレス入力端子に接続さ
れている。バスマスタ１０１〜１０Ｎ間では、制御バス
１７を介してバスアービトレーションが行われる。制御
バス１７は、メモリコントローラ２０にも接続されてい
る。主にランダムアクセスを行うバスマスタについて
は、アドレス変換部の接続を省略してもよい。アドレス
変換部１８１は図２のようなクロス接続でもよいが、ク
ロス接続とストレート接続とを切換可能にしてもよい。
ストレート接続状態で例えば、バスマスタ１０１が半導
体記憶装置１２のバンク０の第ｉセル行をアクセスし、
次にバスマスタ１０２が半導体記憶装置１２のバンク１
の第ｊセル行をアクセスし、次にバスマスタ１０１が半
導体記憶装置１２のバンク０の第ｉセル行をアクセス
し、次にバスマスタ１０２が半導体記憶装置１２のバン
ク１の第ｊセル行をアクセスする場合、バンク０の第ｉ
セル行及びバンク１の第ｊセル行を立ち上げたままアク
セスすることができるので、高速アクセスが可能とな
る。このような異なるバンクに対する交互局所アクセス
では、クロス接続したためにバスマスタ１０１とバスマ
スタ１０２とで同一バンク内の異なるセル行を交互にア
クセスしなければならくなる場合よりも、高速アクセス
が可能となる。図５は、図４のアドレス変換部１８１の
構成例を示す。アドレス切換スイッチ回路１８Ｂ１〜１
８Ｂ３はいずれも、モードレジスタ２２からの選択信号
に応じてストレート接続とクロス接続とを選択的に行う
ものである。図５ではモードレジスタ２２の出力が‘１
１１’でアドレス切換スイッチ回路１８Ｂ１〜１８Ｂ３
がいずれもクロス接続状態となっている。モードレジス
タ２２は、対応するバスマスタから専用線を介し又は制
御バス１７を介して設定される。アドレス切換スイッチ
回路１８Ｂ１の２入力端子にはそれぞれ、バスマスタの
アドレス出力端子Ａ１５及びＡ８が接続され、アドレス
切換スイッチ回路１８Ｂ１の２出力端子にはそれぞれメ
モリコントローラのバンクアドレス入力端子Ｂ０及び行
アドレス入力端子Ｒ０が接続されている。図示のクロス
接続状態では、Ａ１５がＲ０と導通し、Ａ８がＢ０と導
通している。同様に、アドレス切換スイッチ回路１８Ｂ
２の入力端子には、アドレス出力端子Ａ１６及びＡ９が
接続され、アドレス切換スイッチ回路１８Ｂ２の出力端
子にはバンクアドレス入力端子Ｂ１及び行アドレス入力
端子Ｒ１が接続されている。図示のクロス接続状態で
は、Ａ１６がＲ１と導通し、Ａ９がＢ１と導通してい
る。また、アドレス切換スイッチ回路１８Ｂ３の入力端
子には、アドレス出力端子Ａ１７及びＡ１０が接続さ
れ、アドレス切換スイッチ回路１８Ｂ３の出力端子には
バンクアドレス入力端子Ｂ２及び行アドレス入力端子Ｒ
２が接続されている。図示のクロス接続状態では、Ａ１
７がＲ２と導通し、Ａ１０がＢ２と導通している。この
クロス接続により、上述のように複数行のシーケンシャ
ルアクセスをギャップレスで高速に行うことが可能とな
る。また、例えばモードレジスタ２２の出力を‘１０
０’としてアドレス切換スイッチ回路１８Ｂ１のみをク
ロス接続状態にしても、アドレス出力端子Ａ８が変化す
る毎にバンクアドレス入力端子Ｂ０が変化するので、上
記効果が得られる。さらに、上記交互局所アクセス状態
になった場合には、モードレジスタ２２の出力を‘００
０’としてアドレス切換スイッチ回路１８Ｂ１〜１８Ｂ
３をストレート接続することにより、高速アクセスが可
能となる。 ［第４実施形態］図６は、本発明の第４実施形態の電子
装置を示すブロック図である。この電子装置では、バス
マスタ１０１〜１０Ｎについて共通のアドレス変換部１
８Ｂをメモリコントローラ２０の前段に備えている。制
御バス１７は、アドレス変換部１８Ｃにも接続されてい
る。他の点は、図４と同一である。例えば、半導体記憶
装置１２はＲＡＭボードに搭載され、このＲＡＭボード
がコネクタに装着され、ＲＡＭボードの種類により半導
体記憶装置１２のアドレス範囲（記憶容量）が定まる。
すなわち、ＲＡＭボードの種類により、バンクアドレ
ス、行アドレス及び列アドレスのビット数が定まる。図
６では、バスマスタ１０１〜１０Ｎに共通のアドレス変
換部１８Ｃが用いられており、半導体記憶装置１２のア
ドレス範囲に応じて、クロス接続しようとするアドレス
ペアのビット間隔を変更する必要がある。図７は、この
ような場合に用いられるアドレス変換部１８Ｃの構成例
を示す。図７は、現在装着されている図６の半導体記憶
装置１２のアドレス範囲がＢ２〜Ｂ０、Ｒ５〜Ｒ０及び
Ｃ７〜Ｃ０である場合の接続状態を示している。行アド
レスビットＲ６は、図６のメモリコントローラ２０に接
続されているが、半導体記憶装置１２には対応するビッ
トがなく、行アドレスビットＲ６に対応したメモリコン
トローラ２０の出力ビットはオープンになっている。ア
ドレス変換部１８Ｃでは、アドレス切換スイッチ回路１
８Ｂ１〜１８Ｂ３の前段に、アドレスシフトスイッチ回
路１８Ｄ１及び１８Ｄ２が縦続接続されている。アドレ
スシフトスイッチ回路１８Ｄ１及び１８Ｄ２はいずれ
も、バスマスタのクロス接続しようとするアドレスペア
のビット間隔を上位側に広げて、半導体記憶装置１２の
クロス接続しようとするアドレスペアのビット間隔に等
しくするために用いられる。アドレスシフトスイッチ回
路１８Ｄ１は、モードレジスタ２２Ａからの選択信号に
応じて、複数の入力端子と複数の出力端子との間をスト
レート接続し又は上位側へ１ビットシフトさせた接続を
行う。アドレスシフトスイッチ回路１８Ｄ２は、モード
レジスタ２２Ａからの選択信号に応じて、複数の入力端
子と複数の出力端子との間をストレート接続し又は上位
側へ２ビットシフトさせた接続を行う。したがって、ア
ドレスシフトスイッチ回路１８Ｄ１と１８Ｄ２の縦続接
続により、選択制御信号に応じて０〜３ビット上位側へ
のシフト接続が可能となっている。図７では、バスマス
タのアドレス最上位ビットがＡ１６であり、モードレジ
スタ２２Ａの出力が‘１０１１１’であって、アドレス
シフトスイッチ回路１８Ｄ１が１ビットシフト接続状
態、アドレスシフトスイッチ回路１８Ｄ２がストレート
接続状態、且つ、アドレス切換スイッチ回路１８Ｂ１〜
１８Ｂ３が図５と同じクロス接続状態である場合を示し
ている。この状態では、アドレス出力端子Ａ１４、Ａ１
５及びＡ１６がいずれも上位側へ１ビットシフトされた
後、アドレス切換スイッチ回路１８１Ｂ１、１８Ｂ２及
び１８Ｂ３によりそれぞれメモリコントローラの行アド
レス入力端子Ｒ０、Ｒ１及びＲ２に接続される。アドレ
ス出力端子Ａ８〜Ａ１０はそれぞれアドレス切換スイッ
チ回路１８Ｂ１〜１８Ｂ３を介してバンクアドレス入力
端子Ｂ０〜Ｂ２に接続される。アドレス出力端子Ａ１３
〜Ａ１１及びアドレス出力端子Ａ７〜Ａ０はそれぞれメ
モリコントローラの行アドレス入力端子Ｒ５〜Ｒ３及び
列アドレス入力端子Ｃ７〜Ｃ０とストレート接続されて
いる。図８は、現在装着されている図６の半導体記憶装
置１２のアドレス範囲がＢ２〜Ｂ０、Ｒ３〜Ｒ０及びＣ
７〜Ｃ０である場合の接続状態を示している。行アドレ
スビットＲ６〜Ｒ４は、図６のメモリコントローラ２０
に接続されているが、半導体記憶装置１２には対応する
ビットがなく、行アドレスビットＲ６〜Ｒ４に対応した
メモリコントローラ２０の出力ビットはいずれもオープ
ンになっている。半導体記憶装置１２に対しバスマスタ
でアドレス指定可能なアドレスの最上位ビットはアドレ
ス出力端子Ａ１４である。モードレジスタ２２Ａの出力
が‘１１１１１’であって、アドレスシフトスイッチ回
路１８Ｄ１が１ビットシフト接続状態、アドレスシフト
スイッチ回路１８Ｄ２が２ビットシフト接続状態、且
つ、アドレス切換スイッチ回路１８Ｂ１〜１８Ｂ３が図
７と同じクロス接続状態である場合を示している。この
状態では、アドレス出力端子Ａ１２、Ａ１３及びＡ１４
がいずれも上位側へ３ビットシフトされた後、アドレス
切換スイッチ回路１８Ｂ１、１８Ｂ２及び１８Ｂ３によ
りそれぞれメモリコントローラの行アドレス入力端子Ｒ
０、Ｒ１及びＲ２に接続される。アドレス出力端子Ａ８
〜Ａ１０はそれぞれアドレス切換スイッチ回路１８Ｂ１
〜１８Ｂ３を介してバンクアドレス入力端子Ｂ０〜Ｂ２
に接続される。アドレス出力端子Ａ１１及びＡ７〜Ａ０
はそれぞれメモリコントローラの行アドレス入力端子Ｒ
３及び列アドレス入力端子Ｃ７〜Ｃ０とストレート接続
されている。本第４実施形態の電子装置によれば、装着
されている半導体記憶装置１２の記憶容量に応じて、モ
ードレジスタ２２Ａの設定値を変更することにより、複
数行のシーケンシャルアクセスをギャップレスで高速に
行うことが可能となる。 ［第５実施形態］図９は、本発明の第５実施形態のシン
クロナスＤＲＡＭ１２Ｂを示すブロック図である。入力
アドレスがバンクアドレス及び行アドレスの場合に、入
力アドレスがアドレス変換部１２４で変換された後、ア
ドレスバッファレジスタ１２５に保持される。アドレス
バッファレジスタ１２５の出力は不図示のバンクアドレ
スデコーダ及び行アドレスデコーダに供給される。アド
レス変換部１２４は、モードレジスタ１２６に設定され
た値に応じて、例えば図５又は図７に示すようなアドレ
ス変換を行う。図９では、列アドレスバッファレジスタ
が図示省略されている。モードレジスタ１２６には、バ
ーストアクセスモード、バーストレングス、キャスレー
テンシなども従来と同様に設定され、モードレジスタ１
２６の一部がアドレス変換部１２４のモード設定のため
に用いられている。モードレジスタ１２６に対する設定
は、例えば従来と同様に、制御回路１２７に供給される
制御信号と入力アドレスとの組み合わせにより行われ
る。このシンクロナスＤＲＡＭ１２Ｂによれば、シンク
ロナスＤＲＡＭ１２Ｂの内部で上述のようなアドレス変
換が行われるので、シンクロナスＤＲＡＭ１２Ｂの外部
にアドレス変換部を備える必要がない。 ［第６実施形態］図１０は、本発明の第６実施形態の電
子装置を示すブロック図である。この装置では、バスマ
スタ１０Ａ内にアドレス変換部１８Ｅを備えており、ア
ドレス変換部１８Ｅで上述のようにアドレスが変換され
た後にこのアドレスがアドレスバス１６を介して半導体
記憶装置１２に供給される。このバスマスタ１０Ａによ
れば、バスマスタ１０Ａの内部で上述のようなアドレス
変換が行われるので、バスマスタ１０Ａの外部にアドレ
ス変換部を備える必要がない。 ［第７実施形態］図１１は、本発明の第７実施形態のマ
イクロプロセッサ１０Ａ１を示すブロック図である。図
１１は、マイクロプロセッサ１０Ａ１のＭＰＵコア１０
ａとメモリ管理部とを示している。ＭＰＵコア１０ａか
ら出力された仮想アドレスは仮想アドレスレジスタ１０
ｂに保持され、一方ではその上位部である仮想ページ番
号でページテーブル１０ｃがアドレス指定されてその内
容が実アドレスレジスタ１０４の存否ビットＥ及び上位
部に保持され、他方では下位部であるオフセットアドレ
スが実アドレスレジスタ１０ｄの下位部に保持される。
仮想ページ番号がｉのときページテーブル１０ｃのｉ番
目のエントリの内容が実アドレスレジスタ１０ｄに保持
される。例えば実アドレスレジスタ１０ｄの最上位ビッ
トＥは、この仮想ページが実空間内に存在する（Ｅ＝
‘１’）かしない（Ｅ＝‘０’）かを示している。Ｅ＝
‘１’のときには実アドレスレジスタ１０ｄの最上位ビ
ットＥを除いた部分が実アドレスとして出力される。Ｅ
＝‘０’の場合には、ＯＳに対しＥ＝‘０’であること
を示す信号が供給される。ＯＳはこれに応答して、実空
間内のどのページを仮想ページと置換するかを決定し、
決定したページの先頭アドレスをマイクロプロセッサ１
０Ａ１のアドレス変換部１８Ｅ１に供給する。マイクロ
プロセッサ１０Ａ１は、外部からのデータにより設定さ
れるレジスタ２２１、２２２及び２２３を備えている。
例えば、ビット位置レジスタ２２１、２２２及びビット
数レジスタ２２３にはそれぞれ置換される一方及び他方
のビット先頭位置ＢＰ１及びＢＰ２並びに置換されるビ
ット数ＢＮが設定される。アドレス変換部１８Ｅ１は、
レジスタ２２１〜２２３に設定された値に基づいて、ハ
ッチングで示す該当するＢＮビットを矢印で示すように
置換する。置換した結果が実アドレスレジスタ１０ｄの
上位部に供給され、かつ、Ｅ＝‘１’とされ、仮想アド
レスレジスタ１０ｂの仮想ページ番号ｉで指定されるペ
ージテーブル１０ｃのエントリに実アドレスレジスタ１
０ｄの上位部及び存否ビットＥが格納される。また、実
アドレスレジスタ１０ｄの存否ビットＥを除いた部分が
実アドレスとして出力される。このマイクロプロセッサ
１０Ａ１によれば、アドレス変換部１８Ｅ１により変換
された実空間内アドレスが実アドレスレジスタ１０ｄか
ら出力されるので、マイクロプロセッサ１０Ａ１につい
ては、マイクロプロセッサ１０Ａ１の外部に上述のよう
な変換部を備える必要がない。 ［第８実施形態］図１２は、本発明の第８実施形態のマ
イクロプロセッサ１０Ａ２を示すブロック図である。第
７実施形態図では置換対象のビットが全てページテーブ
ル内に存在する場合を説明したが、置換対象ビットの一
部が実アドレスレジスタ１０ｄの下位部に存在する場合
には、適用することができない。そこで、マイクロプロ
セッサ１０Ａ２では、実アドレスレジスタ１０ｄの出力
がアドレス変換部１８Ｅ２を介して外部に出力される。
アドレス変換部１８Ｅ２は、図１１の場合と同様に、ビ
ット位置レジスタ２２１、２２２及びビット数レジスタ
２２３の出力に基づいて入力アドレスを変換する。ＯＳ
により決定された実空間内のページ先頭アドレスはアド
レス変換部１８Ｅ１を通さずにレジスタ１０ｄの上位部
に供給される。このマイクロプロセッサ１０Ａ２によれ
ば、置換対象ビットが実アドレスレジスタ１０ｄのどの
部分に位置していても置換することが可能になる。な
お、本発明には外にも種々の変形例が含まれる。例えば
図１１又は図１２において、レジスタ２２１〜２２３に
は置換に必要な情報を設定すればよく、例えばアクセス
対象である半導体記憶装置のバンクアドレスビット数、
行アドレスビット数及び列アドレスビット数を設定して
もよい。また、アドレス変換部をメモリコントローラに
備えてもよいことは勿論である。

【図面の簡単な説明】

【図１】本発明の第１実施形態の電子装置を示すブロッ
ク図である。

【図２】本発明の第２実施形態の電子装置を示すブロッ
ク図である。

【図３】図１３の１バンク分に相当する記憶領域につい
て、バスマスタの出力アドレスとシンクロナスＤＲＡＭ
内のバンク及びセル行との関係を示すアドレスマップで
ある。

【図４】本発明の第３実施形態の電子装置を示すブロッ
ク図である。

【図５】図４のアドレス変換部の構成例を示す回路図で
ある。

【図６】本発明の第４実施形態の電子装置を示すブロッ
ク図である。

【図７】図６のアドレス変換部の構成例を示す回路図で
ある。

【図８】図７のアドレス変換部の他の接続状態を示す図
である。

【図９】本発明の第５実施形態のシンクロナスＤＲＡＭ
を示すブロック図である。

【図１０】本発明の第６実施形態の電子装置を示すブロ
ック図である。

【図１１】本発明の第７実施形態のマイクロプロセッサ
の主にメモリ管理部を示すブロック図である。

【図１２】本発明の第８実施形態のマイクロプロセッサ
の主にメモリ管理部を示すブロック図である。

【図１３】従来のシンクロナスＤＲＡＭのアドレスマッ
プである。

【符号の説明】

１０、１０Ａ、１０１〜１０Ｎ バスマスタ １０Ａ１、１０Ａ２ マイクロプロセッサ １０ａ ＭＰＵコア １０ｂ 仮想アドレスレジスタ １０ｃ ページテーブル １０ｄ 実アドレスレジスタ １２ 半導体記憶装置 １２５ アドレスバッファレジスタ １２７ 制御回路 １２Ａ、１２Ｂ シンクロナスＤＲＡＭ １４ データバス １６、１６１０〜１６１Ｎ、１６２ アドレスバス １６Ｌ 下位アドレスバス １７ 制御バス １８、１８Ａ〜１８Ｅ、１８１〜１８Ｎ、１２４、１８
Ｅ１、１８Ｅ２ アドレス変換部 １８Ｂ１〜１８Ｂ３ アドレス切換スイッチ回路 １８Ｄ１、１８Ｄ２ アドレスシフトスイッチ回路 ２０ メモリコントローラ ２２、２２Ａ、１２６ モードレジスタ ２２１、２２２ ビット位置レジスタ ２２３ ビット数レジスタ Ｌ０１、Ｌ０２、Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌ
３１、Ｌ３２ セル行 Ａ０〜Ａ９、Ａ１０〜Ａ１７、ＡＯ０〜ＡＯ６ アドレ
ス出力端子 Ｃ０〜Ｃ７ 列アドレス入力端子 Ｒ０〜Ｒ６ 行アドレス入力端子 Ｂ０〜Ｂ２ バンクアドレス入力端子 ＡＩ０〜ＡＩ６ アドレス入力端子

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数バンクを備えた半導体記憶装置と、 該半導体記憶装置とデータバスで接続されたバスマスタ
   と、 該バンクアドレスと行アドレス下位部とを入れ替えて該
   バスマスタから該半導体記憶装置へアドレスを供給する
   アドレス変換部と、 を有することを特徴とする電子装置。
2. 【請求項２】 上記バスマスタからのアドレスを時分割
   でマルチプレックス化して上記半導体記憶装置に供給す
   るメモリコントローラをさらに備え、 上記アドレス変換部は、上記バンクアドレスと上記行ア
   ドレス下位部とを入れ替えて該バスマスタから該メモリ
   コントローラへアドレスを供給する、 ことを特徴とする請求項１記載の電子装置。
3. 【請求項３】 上記アドレス変換部は、クロスしたアド
   レス線を有するアドレスバスであることを特徴とする請
   求項１記載の電子装置。
4. 【請求項４】 上記アドレス変換部は、 ２本のアドレス線のストレート接続とクロス接続とを選
   択信号に応じて切り換える切換スイッチ回路と、 該選択信号を供給する記憶回路と、 を有することを特徴とする請求項１記載の電子装置。
5. 【請求項５】 上記アドレス変換部はさらに、選択信号
   に応じて、バスマスタからの上位アドレス線を上位側へ
   シフトさせ又はシフトさせずに出力端の上位アドレス線
   に接続するシフトスイッチ回路、を上記切換スイッチの
   前段に有することを特徴とする請求項４記載の電子装
   置。
6. 【請求項６】 複数バンクを備えた半導体記憶装置にお
   いて、 アドレスデコード前にバンクアドレスと行アドレス下位
   部とを入れ替えるアドレス変換部を有することを特徴と
   する半導体記憶装置。
7. 【請求項７】 上記アドレス変換部は、選択信号に応じ
   て上記入れ替えを行い又は行わず、 この選択信号を出力するモードレジスタをさらに有する
   ことを特徴とする請求項６記載の半導体記憶装置。
8. 【請求項８】 アドレス出力前に上位アドレスと中間部
   アドレスとを入れ替えるアドレス変換部を有することを
   特徴とするバスマスタ。
9. 【請求項９】 上記アドレス変換部は、選択信号に応じ
   て上記入れ替えを行い又は行わず、 この選択信号を出力するモードレジスタをさらに有する
   ことを特徴とする請求項８記載のバスマスタ。
10. 【請求項１０】 上記バスマスタは、ページテーブルを
    参照して仮想アドレスのページ番号を実アドレス上位部
    に変換し、該仮想アドレスのページが実空間内に存在し
    ないことを該ページテーブルが示している場合には、実
    空間内でのページの置換に応じて該ページテーブルを書
    き換えるメモリ管理部を備えたプロセッサであり、 上記アドレス変換部は、該ページテーブルを書き換える
    前に書換データに対し上記入れ替えを行うことを特徴と
    する請求項８又は９記載のバスマスタ。
11. 【請求項１１】 上記バスマスタは、ページテーブルを
    参照して仮想アドレスのページ番号を実アドレス上位部
    に変換し、該仮想アドレスのページが実空間内に存在し
    ないことを該ページテーブルが示している場合には、実
    空間内でのページの置換に応じて該ページテーブルを書
    き換えるメモリ管理部を備えたプロセッサであり、 上記アドレス変換部は、変換された該実アドレス上位部
    及び該仮想アドレスの下位部に対し上記入れ替えを行う
    ことを特徴とする請求項８又は９記載のバスマスタ。
12. 【請求項１２】 上記半導体装置は同期式ＤＲＡＭであ
    ることを特徴とする請求項１乃至５のいずれか１つに記
    載の電子装置。
13. 【請求項１３】 上記バスマスタは複数のプロセッサを
    有することを特徴とする請求項１乃至５のいずれか１つ
    に記載の電子装置。
14. 【請求項１４】 複数バンクを備えた半導体記憶装置に
    対しアクセスする半導体記憶装置アクセス方法におい
    て、 バンクアドレスと行アドレス下位部とを入れ替え、 入れ替えたアドレスで該半導体記憶装置に対しアクセス
    する、 ことを特徴とする半導体記憶装置アクセス方法。