JPH09146832A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリに並列的に書込んだデータの組合せと
並列的に読出すデータの組合せとを変えるための制御
を、メモリ空間を効率的に使用して行なえるメモリ制御
装置を提供する。 【解決手段】 複数個のメモリ6-0、6-1に同時に書込む
データの組合わせと、同時に読出すデータの組合わせと
を変えるように、データの書込み・読出しを制御するメ
モリ制御装置において、各メモリの上位アドレスを各メ
モリごとに制御する上位アドレス情報生成手段１と、各
メモリの下位アドレスを共通に制御する下位アドレス情
報生成手段２と、各メモリへの書込み・読出しの制御信
号を共通に制御する制御信号生成手段３と、各メモリの
データバスと入出力信号バスとの接続の切換えを個別に
行なうデータ情報入出力制御手段４とを設ける。メモリ
の書込み及び読出しに際して、メモリ空間を効率よく使
うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像メモリなどへ
のデータの書込み、読出しを制御する、画像処理装置や
グラフィクス処理装置などで用いられるメモリ制御装置
に関し、特に、メモリ空間の効率的使用を可能にしたも
のである。

【０００２】

【従来の技術】画像処理装置やグラフィクス処理装置で
は、複数の画像メモリに複数種類の画像データを並列的
に、且つ時間的に分割して書込み、読出し時には、この
複数の画像メモリから、画像データの種類ごとの分割デ
ータを１種類ずつ並列的に読出すことが行なわれる。

【０００３】このように、メモリに対して、書込み時と
異なる組合わせで画像データの読出しを制御する従来の
メモリ制御装置は、図２に示すように、データの書込み
または読出しに際して複数のメモリ15-0、15-1、16-0、
16-1のアドレス情報を生成するアドレス情報生成手段11
と、メモリの書込みまたは読出し動作を制御するための
メモリ制御信号を生成する制御信号生成手段12と、各メ
モリへのデータの入出力を制御するデータ情報入出力制
御手段13とを備えるメモリ制御手段14を有している。

【０００４】このメモリ制御装置は、２種類のデータを
それぞれ２回に分けて入力し、入力時とは異なる組合わ
せでデータを出力する装置の例である。

【０００５】メモリ制御手段14のアドレス情報生成手段
11は、アドレス信号線を通じて、全てのメモリ15-0、15
-1、16-0、16-1に共通のアドレス情報を送出する。ま
た、制御信号生成手段12は、制御信号線０を通じて、メ
モリ15-0と16-0とに共通のメモリ制御信号を出力し、制
御信号線１を通じて、メモリ15-1と16-1とに共通のメモ
リ制御信号を出力する。また、データ情報入出力制御手
段13は、外部からのデータ信号線Ａ、Ｂと各メモリ15-
0、15-1、16-0、16-1のデータ信号線00、01、10、11と
を予め決められた規則に従って個別に接続する。

【０００６】このメモリ制御装置の動作を図６のタイミ
ングチャートを用いて説明する。まず、メモリへの書込
みについて説明する。

【０００７】図６の（１１）の期間に、外部からデータ
信号線Ａを通って図４のデータの固まりＡ−０がメモリ
制御手段14に入力し、また、データ信号線Ｂを通って図
４のデータの固まりＢ−０がメモリ制御手段14に入力す
る。ここで、「データの固まり」と表現されているもの
は、画像データの輝度信号の１フィールド分など、ある
単位で意味をもつデータの集まりである。メモリ制御手
段14のデータ情報入出力制御手段13は、予め決められた
制御により、データ信号線Ａをデータ信号線00に、ま
た、データ信号線Ｂをデータ信号線10に接続する。この
制御により、データの固まりＡ−０はデータ信号線00を
通ってメモリ15-0に、また、データの固まりＢ−０はデ
ータ信号線10を通ってメモリ16-0に入力する。

【０００８】アドレス情報生成手段11は、このタイミン
グに合わせてアドレス信号を生成し、共通のアドレス信
号線を通じて、メモリ15、16に送出する。また、制御信
号生成手段12は、これらにタイミングを合わせて、書込
みを制御する制御信号を生成し、制御信号線０を通じて
メモリ15-0、16-0に送出する。その結果、メモリ15-0に
はデータの固まりＡ−０が書込まれ、メモリ16-0にはデ
ータの固まりＢ−０が書込まれる。

【０００９】図６の（１２）の期間には、外部からデー
タ信号線Ａを通って図４のデータの固まりＡ−１が、ま
た、データ信号線Ｂを通って図４のデータの固まりＢ−
１がメモリ制御手段14に入力する。メモリ制御手段14の
データ情報入出力制御手段13は、予め決められた制御に
より、データ信号線Ａをデータ信号線01に、また、デー
タ信号線Ｂをデータ信号線11に接続する。この制御によ
り、データの固まりＡ−１はデータ信号線01を通ってメ
モリ15-1に、また、データの固まりＢ−１はデータ信号
線11を通ってメモリ16-1に入力する。

【００１０】アドレス情報生成手段11は、このタイミン
グに合わせてアドレス信号を生成し、共通のアドレス信
号線を通じて、メモリ15、16に送出する。また、制御信
号生成手段12は、これらにタイミングを合わせて、書込
みを制御する制御信号を生成し、制御信号線１を通じて
メモリ15-1、16-1に送出する。その結果、メモリ15-1に
データの固まりＡ−１が書込まれ、メモリ16-1にデータ
の固まりＢ−１が書込まれる。

【００１１】上記（１１）、（１２）の処理により、図
４に示すようにメモリ15-0、15-1、16-0、16-1のメモリ
空間にデータの固まりＡ−１、Ａ−２、Ｂ−１、Ｂ−２
がそれぞれ書込まれる。

【００１２】次に、メモリからの読出しについて説明す
る。図６の（１３）の期間では、予め決められたタイミ
ングに合わせて、アドレス情報生成手段11がアドレス情
報を生成し、共通のアドレス信号線を通じてメモリ15-
0、15-1、16-0、16-1に送出する。制御信号生成手段12
は、このタイミングに合わせて、読出しの制御信号を生
成し、制御信号線０を通じてメモリ15-0、16-0に、ま
た、制御信号線１を通じてメモリ15-1、16-1に送出す
る。この結果、メモリ15-0からは、データ信号線00を通
じてデータの固まりＡ−０が、メモリ15-1からは、デー
タ信号線01を通じてデータの固まりＡ−１が、メモリ16
-0からは、データ信号線10を通じてデータの固まりＢ−
０が、また、メモリ16-1からは、データ信号線11を通じ
てデータの固まりＢ−１が、それぞれデータ情報入出力
制御手段13に読出される。

【００１３】データ情報入出力制御手段13は、予め決め
られた制御によって、データ信号線00をデータ信号線Ａ
に、また、データ信号線01をデータ信号線Ｂに接続す
る。この制御により、データ信号線Ａからデータの固ま
りＡ−０が、データ信号線Ｂからデータの固まりＡ−１
が同時に読出される。

【００１４】図６の（１４）の期間では、予め決められ
たタイミングに合わせて、アドレス情報生成手段11がア
ドレス情報を生成し、共通のアドレス信号線を通じてメ
モリ15-0、15-1、16-0、16-1に送出する。制御信号生成
手段12は、このタイミングに合わせて、読出しの制御信
号を生成し、（１３）の場合と同様、制御信号線０及び
制御信号線１を通じて、メモリ15-0、16-0、15-1、16-1
に送出する。その結果、（１３）の場合と同様、メモリ
15-0からデータの固まりＡ−０が、メモリ15-1からデー
タの固まりＡ−１が、メモリ16-0からデータの固まりＢ
−０が、そして、メモリ16-1からデータの固まりＢ−１
が、それぞれデータ情報入出力制御手段13に読出され
る。

【００１５】データ情報入出力制御手段13は、予め決め
られた制御によって、データ信号線10をデータ信号線Ａ
に、また、データ信号線11をデータ信号線Ｂに接続す
る。この制御により、データ信号線Ａからデータの固ま
りＢ−０が、データ信号線Ｂからデータの固まりＢ−１
が同時に読出される。

【００１６】以上の動作により、Ａ−０とＢ−０、Ａ−
１とＢ−１の組合わせで並列的に書込まれたデータが、
Ａ−０とＡ−１、Ｂ−０とＢ−１の組合わせで並列的に
読出される。

【００１７】

【発明が解決しようとする課題】しかし、従来の構成で
は、メモリに並列的に書込んだデータの組合わせと並列
的に読出すデータの組合わせとを変えるためには、デー
タの固まりごとに別々のメモリに書込み、読出しに際し
て、読出すメモリの組合わせを書込み時のメモリの組合
わせと切り換える必要がある。従って、図４に示すよう
に、メモリ空間に対してデータ量が少なく、メモリに空
き空間が多く残る場合であっても、メモリ数をデータの
固まりごとに準備しなければならず、メモリが無駄にな
るという欠点があった。

【００１８】本発明は、こうした問題点を解決するもの
であり、メモリに並列的に書込んだデータの組合わせと
並列的に読出すデータの組合わせとを変えるための制御
を、メモリ空間を効率的に使用して行なうことができる
メモリ制御装置を提供することを目的としている。

【００１９】

【課題を解決するための手段】そこで、本発明のメモリ
制御装置では、各メモリの上位アドレスを各メモリごと
に制御する上位アドレス情報生成手段と、各メモリの下
位アドレスを共通に制御する下位アドレス情報生成手段
とを設けている。

【００２０】この上位アドレス情報生成手段がアドレス
の最上位ビットを各メモリごとに個別に指定し、下位ア
ドレス情報生成手段がアドレスのそれ以下の下位ビット
を共通的に指定することによって、データを格納する各
メモリのアドレスが指定され、メモリ空間の効率的な使
用が可能になる。

【００２１】

【発明の実施の形態】本発明の請求項１に記載の発明
は、複数個のメモリに対して、同時に書込むデータの組
合わせと、同時に読出すデータの組合わせとを変えるよ
うに、データの書込み・読出しを制御するメモリ制御装
置において、各メモリの上位アドレスを各メモリごとに
制御する上位アドレス情報生成手段と、各メモリの下位
アドレスを共通に制御する下位アドレス情報生成手段
と、各メモリへの書込み・読出しの制御信号を共通に制
御する制御信号生成手段と、各メモリのデータバスと入
出力信号バスとの接続の切り換えを個別に行なうデータ
情報入出力制御手段とを設けたものであり、メモリの書
込み及び読出しに際して、メモリ空間を効率よく使うこ
とができる。

【００２２】以下、本発明の実施の形態について、図面
を用いて説明する。

【００２３】本発明の実施形態のメモリ制御装置は、図
１に示すように、二つのメモリ6−0、6−1を使って、同
時に書込むデータの組合わせと同時に読出すデータの組
合わせとを変えている。このデータの書込み・読出しを
制御するメモリ制御手段５は、各メモリ毎の上位アドレ
ス情報を生成する上位アドレス情報生成手段１と、全メ
モリの下位アドレス情報を生成する下位アドレス情報生
成手段２と、全メモリの書込みまたは読出しを制御する
制御信号を生成する制御信号生成手段３と、外部から来
たデータ情報を各メモリに送出するデータ情報入出力制
御手段４とを備えている。

【００２４】上位アドレス情報生成手段１は、上位アド
レス信号線０及び上位アドレス信号線１を通じて、メモ
リ6−0、6−1のそれぞれに個別にアドレスの最上位桁の
１ビットを送出する。下位アドレス情報生成手段２は、
共通の下位アドレス信号線を通じて、メモリ6−0、6−1
の両方にアドレスの最上位桁を除く下位アドレスのビッ
トを送出する。また、制御信号生成手段３は、制御信号
線を通じて、メモリ6−0、6−1の両方に共通のメモリ制
御信号を出力する。また、データ情報入出力制御手段４
は、外部のデータ信号線Ａ、Ｂと各メモリ6−0、6−1の
データ信号線０、１とを予め決められた規則に従って個
別に接続する。

【００２５】このメモリ制御装置の動作を、図５のタイ
ミングチャートを用いて説明する。図５の（１）の期間
において、外部からデータ信号線Ａを通って図３のデー
タの固まりＡ−０がメモリ制御手段５に入力し、また、
データ信号線Ｂを通って図３のデータの固まりＢ−０が
メモリ制御手段５に入力する。メモリ制御手段５のデー
タ情報入出力制御手段４は、データ信号線Ａをデータ信
号線０に、データ信号線Ｂをデータ信号線１に接続す
る。この制御により、データの固まりＡ−０はデータ信
号線０を通ってメモリ6−0に入力し、データの固まりＢ
−０はデータ信号線１を通ってメモリ6−1に入力する。

【００２６】上位アドレス情報生成手段１は、このタイ
ミングに合わせて、各メモリのアドレスの最上位ビット
信号を生成し、上位アドレス信号線０及び上位アドレス
信号線１を通じてメモリ6−0、6−1のそれぞれに送出す
る。また、下位アドレス情報生成手段２は、これらにタ
イミングを合わせて、上位アドレス情報生成手段１から
出力された最上位ビット以外の下位アドレス情報を生成
し、共通の下位アドレス信号線を通じてメモリ6−0、6
−1に送出する。さらに、制御信号生成手段３は、これ
らにタイミングを合わせて書込みの制御信号を生成し、
共通の制御信号線を通じてメモリ6−0、6−1に送出す
る。その結果、メモリ6−0及びメモリ6−1の、上位アド
レス情報生成手段１及び下位アドレス情報生成手段２に
よって指定されたアドレスに、それぞれ、データＡ−０
とデータＢ−０とが書込まれる。

【００２７】次に、図５の（２）の期間において、外部
からデータ信号線Ａを通って図３のデータの固まりＡ−
１がメモリ制御手段５に入力し、データ信号線Ｂを通っ
て図３のデータの固まりＢ−１がメモリ制御手段５に入
力する。メモリ制御手段５のデータ情報入出力制御手段
４は、データ信号線Ａをデータ信号線１に、データ信号
線Ｂをデータ信号線０に接続する。この制御により、デ
ータの固まりＡ−１はデータ信号線１を通ってメモリ6
−1に入力し、データの固まりＢ−１はデータ信号線０
を通ってメモリ6−0に入力する。

【００２８】このタイミングに合わせて、上位アドレス
情報生成手段１は、各メモリ6−0、6−1のアドレスの最
上位ビット信号を生成し、また、下位アドレス情報生成
手段２は、共通の下位アドレス情報を生成して、メモリ
6−0、6−1に送出する。また、制御信号生成手段３は、
共通の書込み制御信号を生成してメモリ6−0、6−1に送
出する。その結果、メモリ6−0及びメモリ6−1の、上位
アドレス情報生成手段１及び下位アドレス情報生成手段
２によって指定されたアドレスに、それぞれ、データＡ
−１とデータＢ−１とが書込まれる。

【００２９】このように、上記（１）、（２）の処理に
よって、図３に示すように、メモリ6−0、6−1のメモリ
空間にデータの固まりＡ−０、Ｂ−０、Ａ−１、Ｂ−１
が書込まれる。

【００３０】次に、メモリからの読出しについて説明す
る。

【００３１】図５の（３）の期間において、上位アドレ
ス情報生成手段１は、予め決められたタイミングに合わ
せて、各メモリ6−0、6−1の上位アドレス情報を生成
し、メモリ6−0、6−1に個別に送出する。このタイミン
グに合わせて、下位アドレス情報生成手段２は、下位ア
ドレス情報を生成し各メモリに送出する。また、これら
にタイミングを合わせて、制御信号生成手段３は、読出
しの制御信号を生成し、各メモリに共通に送出する。こ
の結果、メモリ6−0からはデータの固まりＡ−０がデー
タ信号線０を通じて読出され、メモリ6−1からはデータ
の固まりＡ−１がデータ信号線１を通じてメモリ制御手
段５に読出される。

【００３２】メモリ制御手段５のデータ情報入出力制御
手段４は、予め決められた制御によって、データ信号線
０をデータ信号線Ａに、データ信号線１をデータ信号線
Ｂに接続する。この制御により、データの固まりＡ−０
はデータ信号線Ａから、データの固まりＡ−１はデータ
信号線Ｂから同時に読出される。

【００３３】図５の（４）の期間において、上位アドレ
ス情報生成手段１は、予め決められたタイミングに合わ
せて、各メモリ6−0、6−1の上位アドレス情報を生成
し、下位アドレス情報生成手段２は下位アドレス情報を
生成して、メモリ6−0、6−1に送出し、また、制御信号
生成手段３は読出しの制御信号を生成して各メモリに送
出する。この結果、メモリ6−0からはデータ信号線０を
通じてデータの固まりＢ−１が、また、メモリ6−1から
はデータ信号線１を通じてデータの固まりＢ−０が、メ
モリ制御手段５に読出される。

【００３４】メモリ制御手段５のデータ情報入出力制御
手段４は、予め決められた制御によって、データ信号線
０をデータ信号線Ｂに、データ信号線１をデータ信号線
Ａに接続する。この制御により、データの固まりＢ−０
はデータ信号線Ａから、データの固まりＢ−１はデータ
信号線Ｂから同時に読出される。

【００３５】このように、このメモリ制御装置では、二
つのメモリを用いて、同時に書込むデータの組合わせと
同時に読出すデータの組合わせとを変えるメモリ制御を
行なっている。

【００３６】なお、メモリ６の個数は何個であってもよ
い。メモリ６の個数と上位アドレス生成手段11から各メ
モリに接続される信号線の本数との決め方を図７を用い
て説明する。データの種類がＤ種類あり、各データがそ
れぞれＶ回に分かれて外部から並列的にメモリ制御手段
５に入力し、また、メモリ制御手段５から、データの種
類ごとのＶ個のデータが並列的に１種類ずつＤ回に渡っ
て出力される場合では、ＤとＶのうち、大きい方の値を
Ｎとすると、メモリ６の個数はＮ個になる。この場合、
Ｖ回に分かれて入力されるデータ１回分の大きさをＳ
（ＭＢ）とすると、１個のメモリの大きさＭ（ＭＢ）は
下記の式で決まる。

【００３７】ｎ≧ｌｏｇ₂Ｎ （但し、ｎは整数） Ｍ≧２ⁿ×Ｓ また、上位アドレス生成手段11は、メモリ６がＮ（個）
ある場合には、各メモリに対して、上記の式から定まる
ｎビットの上位アドレスを個別に生成する。

【００３８】このように、このメモリ制御装置は、メモ
リに並列的に書込んだデータの組合わせと並列的に読出
すデータの組合わせとを変えるための制御を、メモリ空
間を効率的に使用して行なうことができる。

【００３９】

【発明の効果】以上の説明から明らかなように、本発明
のメモリ制御装置は、メモリ空間を効率よく使ってメモ
リの書込みと読出しとを制御し、メモリに並列的に書込
んだデータの組合わせと並列的に読出すデータの組合わ
せとを変えることができる。従って、その制御に必要な
メモリ数を減らすことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すメモリ制御装置の構
成図、

【図２】従来のメモリ制御装置の構成図、

【図３】本発明の実施形態のメモリ制御装置によりデー
タを書込んだメモリ空間図、

【図４】従来のメモリ制御装置によりデータを書込んだ
メモリ空間図、

【図５】本発明の実施形態のメモリ制御装置によるメモ
リ制御のタイミングチャート図、

【図６】従来のメモリ制御装置によるメモリ制御のタイ
ミングチャート図、

【図７】本発明のメモリ制御装置におけるメモリ数とデ
ータ信号線数とを説明する図である。

【符号の説明】

１ 上位アドレス情報生成手段 ２ 下位アドレス情報生成手段 ３、12 制御信号情報生成手段 ４、13 データ情報入出力制御手段 ５、14 メモリ制御手段 6−0、6−1、15-0、15-1、16-0、16-1 メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数個のメモリに対して、同時に書込む
   データの組合わせと、同時に読出すデータの組合わせと
   を変えるように、データの書込み・読出しを制御するメ
   モリ制御装置において、 各メモリの上位アドレスを各メモリごとに制御する上位
   アドレス情報生成手段と、 各メモリの下位アドレスを共通に制御する下位アドレス
   情報生成手段と、 各メモリへの書込み・読出しの制御信号を共通に制御す
   る制御信号生成手段と、 各メモリのデータバスと入出力信号バスとの接続の切り
   換えを個別に行なうデータ情報入出力制御手段とを備え
   ることを特徴とするメモリ制御装置。