JP2007059047A - 半導体メモリシステムおよび半導体メモリチップ - Google Patents
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Abstract
【解決手段】所定プロトコルに従い、メモリコントローラと上記半導体メモリチップ間でコマンドおよびアドレス信号が信号フレームの形態でシリアル伝送される。上記半導体メモリチップ(1)では、信号フレームを復号するフレームデコーダ(3)が受信インターフェースデバイス(2)の後段に配置され、上記フレームデコーダとメモリコア(5)間には中間記憶装置(4)が配置される。中間記憶装置(4)は、セルアレイ(10)とアドレッシングおよびセレクタ回路(11〜14)を有する。上記セルアレイ(10)をアドレス指定し、書き込み、かつ読み出されるデータを選択するために、メモリコントローラから供給されたコマンドおよび/または復号されたアドレス信号が、セルアレイ(10)とアドレッシングおよびセレクタ回路(11〜14)に供給される。
【選択図】図1
Description
図1は、本発明による半導体メモリチップの一実施形態を図式的に示した機能ブロック図である。この図を用いて、本質的な目的および機能的な特徴について説明する。
添付の図1は、受信インターフェースデバイス2(表示のみ)とメモリコア5(表示のみ)との間にある、本発明による半導体メモリチップ1の受信パスの1区域を図式的に示している。本発明による半導体メモリチップ1の受信インターフェースデバイス2は、機能ブロックとして表示されているフレームデコーダ3と直接接続されている。フレームデコーダ3は、受信インターフェースデバイス2から供給された信号フレームを、書き込み、読み出し、システムコマンド、その他のコマンド、書き込みデータ、読み出しデータ、およびマスクビットに対して復号し、そして復号したデータをパラレル形式に変換する役割を持つ。フレームデコーダ3によって復号された多数の書き込みデータおよび書き込みデータマスクビットを一時記憶するように構成された、好ましい本実施形態による一時記憶装置4は、フレームデコーダ3とメモリコア5との間の受信パス上に配置されている。一時記憶装置4は、多数のアドレス可能セルを含むセルアレイ10と、メモリコントローラ(図示せず)によって供給された信号フレームから、フレームデコーダ3によって復号されたアドレス信号が供給されるアドレッシングおよびセレクタ回路とを有している。アドレッシングおよびセレクタ回路は、セルアレイ10へ書き込まれ、またセルアレイ10から読み出される書き込みデータおよびマスクビットをアドレス指定および選択するための、アドレスポインタ11と書き込みセレクタ13と読み出しセレクタ14とを有している。書き込みセレクタ13は、セルアレイ10の入力部に配置されている。書き込みセレクタ13はまた、書き込みデータおよびマスクビットをセルアレイ10へ書き込むために、アドレスポインタ11の出力信号およびフレームカウンタ12の出力信号によって駆動される。読み出しセレクタ14は、セルアレイ10の出力部に配置されている。読み出しセレクタ14はまた、読み出しコマンドフレームからフレームデコーダによって復号された読み出し選択制御信号「アドレス/イネーブルWR−RET」によって駆動される。
− セルアレイ10からの読み出しを行う要求WR−RETの後に、次の書き込みデータ信号フレームに対するアドレス計算のための機能ブロックが節減され、また書き込みデータ信号フレームに対するセルアレイ10のアドレス再計算のための機能ブロックが節減される。
− 追加的な機能ブロックが節減されるため、半導体メモリチップ内の領域が節減される。
− セルアレイに対してアドレスが決定される期間が全て同一である。
− 「WR−RET」から「WRD1」へのフレームシーケンスに対する時間の重複が回避される。
2 受信インターフェースデバイス
3 フレームデコーダ
4 一時記憶装置
5 メモリコア
10 一時記憶装置4のセルアレイ
11 アドレスポインタ
12 フレームカウンタ
13 一時記憶書き込みセレクタ
14 一時記憶読み出しセレクタ
WD1、WD2、WD3 書き込みデータユニット
DM データマスクビットおよび信号フレーム
WR1、WR2、WR3 書き込み信号フレーム
WR−RET 一時記憶装置からの読み出し要求
Z1〜Z7 状態
Claims (14)
- 半導体メモリシステムであって、
メモリコントローラと、
少なくとも1つの半導体メモリチップ(1)であって、データ、コマンド、およびアドレスのバスラインを介して上記メモリコントローラに接続されていると共に、メモリコア(5)と、上記メモリコントローラへ/上記メモリコントローラから、および/または、別の同様の半導体メモリチップへ/別の同様の半導体メモリチップから、データ、コマンド、およびアドレス信号をそれぞれ送受信するための送受信インターフェースデバイス(2)とを有する半導体メモリチップ(1)と、を備えていると共に、
所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように構成されている半導体メモリシステムであって、
上記少なくとも1つの半導体メモリチップ(1)が、
上記受信インターフェースデバイス(2)と上記メモリ(5)との間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されているフレームデコーダ(3)と、
上記フレームデコーダ(3)によって復号された多数の書き込みデータおよび/またはコマンドユニットを一時記憶するように構成されていると共に、上記フレームデコーダ(3)と上記メモリコア(5)との間の受信パス上に配置されていて、なおかつセルアレイ(10)を備えている一時記憶装置(4)と、をさらに有していて、
上記セルアレイ(10)が、上記セルアレイ(10)をアドレス指定し、そして上記セルアレイ(10)から/上記セルアレイ(10)へ読み出し/書き込み選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダ(3)によって復号されたアドレス信号が供給される多数のメモリアドレスおよびアドレッシングならびにセレクタ回路(11〜14)を有している、
半導体メモリシステム。 - 上記アドレッシングおよびセレクタ回路が、アドレスポインタ(11)およびフレームカウンタ(12)を有している、請求項1に記載の半導体メモリシステム。
- 上記一時記憶装置(4)、および上記一時記憶装置(4)の上記アドレッシングおよびセレクタ回路(11〜14)が、上記フレームデコーダ(3)とクロック同期して動作する、請求項1または2に記載の半導体メモリシステム。
- 上記一時記憶装置(4)の上記セルアレイ(10)が、各アドレス可能メモリセルに対して、多数のクロックサイクルでコマンドおよび/または書き込みデータが供給される場合の連続的あるいは断続的な多重アクセスを行うために、多数の別々の区域に細分されている、請求項1〜3のいずれか1項に記載の半導体メモリシステム。
- 上記アドレッシングおよびセレクタ回路(11〜14)が、
上記アドレスポインタ(11)の出力信号および上記フレームカウンタ(12)の出力信号から形成された書き込み選択制御信号によって駆動される一時記憶書き込みセレクタ(13)を、上記セルアレイ(10)の入力部にさらに有していて、
上記フレームデコーダ(3)によって読み出しコマンドフレームから復号された読み出し選択制御信号によって駆動される一時記憶読み出しセレクタ(14)を、上記メモリコア(5)の前にある上記セルアレイ(10)の出力部にさらに有している、請求項1〜請求項4のいずれか1項に記載の半導体メモリシステム。 - 上記一時記憶装置(4)と、上記一時記憶装置(4)のセルアレイ(10)と、上記アドレッシングおよびセレクタ回路(11〜14)とが、書き込みデータユニットを一時記憶するようにのみ構成されている、請求項1〜5のいずれか1項に記載の半導体メモリシステム。
- 上記所定のプロトコルおよび上記半導体メモリシステムが、複数の書き込みデータマスクビットを時間的に近接して伝送し、かつコマンド/書き込みデータ信号ストリーム内の各書き込みデータユニットへ各データを割り当てるようにさらに構成されていて、
上記一時記憶装置(4)および上記一時記憶装置(4)の上記アドレッシングおよびセレクタ回路(11〜14)が、書き込みデータユニットおよび関連するマスクビットを、上記セルアレイ(10)の各アドレス可能メモリセルの別々の区域内にそれぞれ一時記憶するようにのみ構成されている、請求項1〜5のいずれか1項に記載の半導体メモリシステム。 - 半導体メモリチップ(1)であって、
メモリコア(5)と、
データ、コマンド、およびアドレス信号を、データ、コマンド、およびアドレスラインをそれぞれ介して、メモリコントローラへ、および/または、別の同様の半導体メモリチップへ/別の同様の半導体メモリチップからそれぞれ送受信するための送受信インターフェース(2)と、を備えていると共に、
所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように設定されている半導体メモリチップ(1)であって、
上記受信インターフェースデバイス(2)と上記メモリ(5)との間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されたフレームデコーダ(3)と、
上記フレームデコーダ(3)によって復号された多数の書き込みデータおよび/またはコマンドユニットを一時的に記憶するように構成されていると共に、上記フレームデコーダ(3)と上記メモリコア(5)との間の受信パス上に配置されていて、かつセルアレイ(10)を備えている一時記憶装置(4)と、をさらに有していて、
上記セルアレイ(10)が、上記セルアレイ(10)をアドレス指定して上記セルアレイから/上記セルアレイへデータ選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダ(3)によって復号されたアドレス信号が供給される、多数のメモリアドレスおよびアドレッシングならびにセレクタ回路(11〜14)を有している、
半導体メモリチップ(1)。 - 上記アドレッシングおよびセレクタ回路が、アドレスポインタ(11)およびフレームカウンタ(12)を有している、請求項8に記載の半導体メモリチップ。
- 上記一時記憶装置(4)、および上記一時記憶装置(4)の上記アドレッシングおよびセレクタ回路(11〜14)が、上記フレームデコーダ(3)とクロック同期して動作する、請求項8または9に記載の半導体メモリチップ。
- 上記一時記憶装置(4)の上記セルアレイ(10)が、各アドレス可能メモリセルに対して、多数のクロックサイクルでコマンドおよび/または書き込みデータが供給される場合の連続的あるいは断続的な多重アクセスを行うために、多数の別々の区域に細分されている、請求項8〜10のいずれか1項に記載の半導体メモリチップ。
- 上記アドレッシングおよびセレクタ回路(11〜14)が、
上記アドレスポインタ(11)の出力信号および上記フレームカウンタ(12)の出力信号から形成された書き込み選択制御信号によって駆動される一時記憶書き込みセレクタ(13)を、上記セルアレイ(10)の入力部にさらに有していて、
上記フレームデコーダ(3)によって読み出しコマンドフレームから復号された読み出し選択制御信号によって駆動される一時記憶読み出しセレクタ(14)を、上記メモリコア(5)の前にある上記セルアレイ(10)の出力部にさらに有している、請求項8〜11のいずれか1項に記載の半導体メモリチップ。 - 上記一時記憶装置(4)と、上記一時記憶装置(4)のセルアレイ(10)と、上記アドレッシングおよびセレクタ回路(11〜14)とが、書き込みデータユニットを一時記憶するようにのみ構成されている、請求項8〜12のいずれか1項に記載の半導体メモリチップ。
- 上記所定のプロトコルおよび上記半導体メモリシステムが、複数の書き込みデータマスクビットを時間的に近接して伝送し、かつコマンド/書き込みデータ信号ストリーム内の各書き込みデータユニットへ各データを割り当てるようにさらに構成されていて、
上記一時記憶装置(4)および上記一時記憶装置(4)の上記アドレッシングおよびセレクタ回路(11〜14)が、書き込みデータユニットおよび関連するマスクビットを、上記セルアレイ(10)の各アドレス可能メモリセルの別々の区域内にそれぞれ一時記憶するようにのみ構成されている、請求項8〜12のいずれか1項に記載の半導体メモリチップ。
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