JP2007059047A - 半導体メモリシステムおよび半導体メモリチップ - Google Patents

Abstract

【課題】信号フレームの高速処理が可能な半導体メモリシステムおよび半導体メモリチップを実現する。
【解決手段】所定プロトコルに従い、メモリコントローラと上記半導体メモリチップ間でコマンドおよびアドレス信号が信号フレームの形態でシリアル伝送される。上記半導体メモリチップ（１）では、信号フレームを復号するフレームデコーダ（３）が受信インターフェースデバイス（２）の後段に配置され、上記フレームデコーダとメモリコア（５）間には中間記憶装置（４）が配置される。中間記憶装置（４）は、セルアレイ（１０）とアドレッシングおよびセレクタ回路（１１〜１４）を有する。上記セルアレイ（１０）をアドレス指定し、書き込み、かつ読み出されるデータを選択するために、メモリコントローラから供給されたコマンドおよび／または復号されたアドレス信号が、セルアレイ（１０）とアドレッシングおよびセレクタ回路（１１〜１４）に供給される。
【選択図】図１

Description

発明の詳細な説明

本発明は、独立請求項１および７の序文にそれぞれ記載されている半導体メモリシステムおよび半導体メモリチップに関する。このような半導体メモリシステムおよび半導体メモリチップは、例えば従来のＤＲＡＭまたはＤＤＲ−ＤＲＡＭ半導体メモリシステムおよびメモリチップである。

従来のＤＲＡＭ半導体メモリシステムおよびメモリチップでは、メモリコントローラ、および／または他の半導体メモリチップとの間でやりとりされるデータ、コマンド、およびアドレス信号は、信号フレームの形態では伝送されず、またシリアル伝送ではなくパラレル伝送される。例えば書き込みデータ、コマンド、およびアドレスは、別々のデータバス、コマンドバス、およびアドレス信号バスによって、メモリコントローラから１つ以上のＤＲＡＭメモリチップへパラレル伝送される。

次世代の半導体メモリシステム、例えばＤＲＡＭメモリシステム、およびメモリチップにおいては、データ、コマンド、およびアドレス信号は、所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして非常に高い伝送速度で伝送される。

このような進歩的な半導体メモリ内には、そのメモリコアと送受信インターフェースデバイスとの間にフレームデコーダがある。このフレームデコーダは、受信インターフェースデバイスから受信した信号フレームを復号し、さらにデータおよびコマンドをメモリコアに伝送するように構成されている。プロトコルに応じて、１つの信号フレーム内だけでなく、連続して伝送される多数の信号フレーム内に、互いがデータの一部を構成する複数の書き込みデータユニットを含ませることができる。これは、互いがコマンドの一部を構成する複数のコマンドユニットの場合も同様である。このため、上記のような半導体メモリチップは、フレームデコーダおよびメモリコアに接続されていて、かつフレームデコーダによって復号された多数のデータユニットおよび／またはコマンドユニットを一時記憶するように構成されていて、さらに上記のような進歩的な半導体メモリチップ内のメモリコアへ書き込みデータユニットおよび／またはコマンドユニットを転送するプロセスにおいて絶対に必要な柔軟性を備えている一時記憶装置を、有していなければならない。

従って本発明は、フレームデコーダによって復号された多数の書き込みデータユニットおよび／またはコマンドユニットを、フレームデコーダとクロック同期しながら一時記憶できる、従って、データユニットおよび／またはコマンドユニットの記憶が時間に関してクリティカルでない、また、メモリコアへのこれらの読み出しが時間に関してクリティカルでない、一般的な半導体メモリシステムおよび一般的な半導体メモリチップを特定することを目的とする。

上記目的は、請求項に従って達成される。

第１の重要な形態によると、本発明は、メモリコントローラと、少なくとも１つの半導体メモリチップであって、データ、コマンド、およびアドレスのバスラインを介して上記メモリコントローラに接続されていると共に、メモリコアと、上記メモリコントローラへ／上記メモリコントローラへから、および／または、別の同様の半導体メモリチップへ／別の同様の半導体メモリチップから、データ、コマンド、およびアドレス信号をそれぞれ送受信するための送受信インターフェースデバイスとを有する半導体メモリチップと、を備えていると共に、所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように構成されている半導体メモリシステムであって、上記少なくとも１つの半導体メモリチップが、上記受信インターフェースデバイスと上記メモリとの間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されたフレームデコーダと、上記フレームデコーダによって復号された多数の書き込みデータおよび／またはコマンドユニットを一時的に記憶するように構成されていると共に、上記フレームデコーダと上記メモリコアとの間の受信パス上に配置されていて、かつセルアレイを備えている一時記憶装置と、をさらに有していて、上記セルアレイが、上記セルアレイをアドレス指定し、そして上記セルアレイから／上記セルアレイへ読み出し／書き込み選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダによって復号されたアドレス信号が供給される多数のメモリアドレスおよびアドレッシングならびにセレクタ回路を有している、半導体メモリシステムによって上記目的を達成する。

上記アドレッシングおよびセレクタ回路は、アドレスポインタおよびフレームカウンタを有している。

第２の本質的な形態によると、本発明は、半導体メモリチップであって、メモリコアと、データ、コマンド、およびアドレス信号を、データ、コマンド、およびアドレスのバスラインをそれぞれ介して、メモリコントローラへ、および／または、別の同様の半導体メモリチップへ／別の同様の半導体メモリチップからそれぞれ送受信するための送受信インターフェースと、を備えていると共に、所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように設定されている半導体メモリチップであって、上記受信インターフェースデバイスと上記メモリとの間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されたフレームデコーダと、上記フレームデコーダによって復号された多数の書き込みデータおよび／またはコマンドユニットを一時的に記憶するように構成されていると共に、上記フレームデコーダと上記メモリコアとの間の受信パス上に配置されていて、かつセルアレイを備えている一時記憶装置と、をさらに有していて、上記セルアレイが、上記セルアレイをアドレス指定して上記セルアレイから／上記セルアレイへ読み出し／書き込み選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダによって復号されたアドレス信号が供給される、多数のメモリアドレスおよびアドレッシングならびにセレクタ回路を有している、半導体メモリチップによって上記目的を達成する。

上記構成では、上記アドレッシングおよびセレクタ回路は、アドレスポインタおよびフレームカウンタを有している。

上記一時記憶装置と、そのアドレッシングおよびセレクタ回路とは、本発明による半導体メモリシステム内および半導体メモリチップ内にあるフレームデコーダとクロック同期して動作することが好ましい。

さらに、上記一時記憶装置のセルアレイの各アドレス可能メモリセルは、本発明による半導体メモリシステムおよび半導体メモリチップにおいて、多数のクロックサイクルでコマンドおよび／または書き込みデータが送信される場合の連続的あるいは断続的な多重アクセスを行うために、多数の別々の区域に細分されていることが好ましい。

好ましい一形態では、上記一時記憶装置のアドレッシングおよびセレクタ回路は、セルアレイの入力部に、一時記憶書き込みセレクタをさらに有している。この一時記憶書き込みセレクタは、アドレスポインタの出力信号およびフレームカウンタの出力信号から形成された書き込み選択制御信号によって駆動される。また、上記一時記憶装置のアドレッシングおよびセレクタ回路は、メモリコアの前段にある出力部に一時記憶読み出しセレクタを備えている。この一時記憶読み出しセレクタは、読み出しコマンドフレームからフレームデコーダによって復号された読み出し選択制御信号によって駆動される。

上述したように、上記一時記憶装置、およびそのアドレッシングならびにセレクタ回路は、本発明に従って、多数の書き込みデータユニットと多数のコマンドユニットとの両方を一時記憶するように構成することができる。

しかし１つの形態として、上記一時記憶装置、およびそのアドレッシングならびにセレクタ回路は、書き込みデータのみを一時記憶するように構成することができる。

半導体メモリシステムの所定のプロトコルが、複数の書き込みデータマスクビットを時間的に近接して伝送し、そしてコマンド／書き込みデータ信号ストリーム内の各書き込みデータユニットへ各データを割り当てるように設定されていることが好ましい場合は、上記一時記憶装置、およびそのアドレッシングならびにセレクタ回路は、多数の書き込みデータユニットを一時記憶すること以外に、関連したマスクビットを、セルアレイの各アドレス可能メモリセルの別々の区域に一時記憶するように構成することもできる。

本明細書において提案されている一時記憶装置、ならびにそのアドレッシングおよびセレクタ回路は、各アドレス可能メモリセルに対して、多数のクロックサイクルでコマンドおよび／または書き込みデータが送信される場合の連続的あるいは断続的な多重アクセスを行うために、多数の別々の区域に細分されている。このため上記一時記憶装置、およびそのアドレッシングならびにセレクタ回路によって、論理回路の複雑さが低減され、また本発明による半導体メモリチップ内の領域を節減できるという利点がある。さらに、フレームデコーダとメモリコアとの間にある一時記憶装置を、そのアドレッシングおよびセレクタ回路と共に用いるという本明細書における提案によって、フレームデコーダからメモリへの書き込みデータおよび／またはコマンドの伝送の柔軟性が向上するという利点がもたらされる。

本明細書において提案されている形態では、一時記憶装置のアドレッシングおよびセレクタ回路へ供給され、そしてフレームデコーダによって復号される、セルアレイをアドレス指定するためのアドレス信号は、メモリコントローラによって送信される信号フレームから供給される。すなわち、最終的にはメモリコントローラが一時記憶装置に対するアドレスを決定する。このため、一時記憶装置においてアドレスを生成するための論理回路の複雑さが低減され、また一時記憶装置自体においてアドレスを生成する他の実施可能な解決策に比べて時間の消費が少ない。

上記および上記以外の目的、ならびに本発明による半導体メモリシステムおよび半導体メモリチップの有利な特徴について、添付図面を参照しながら以下に詳述する。添付図面は次の通りである：
図１は、本発明による半導体メモリチップの一実施形態を図式的に示した機能ブロック図である。この図を用いて、本質的な目的および機能的な特徴について説明する。

図２は、本発明において用いられる一時記憶装置に適用できる状態図を線図で示している。

〔典型的な実施形態〕
添付の図１は、受信インターフェースデバイス２（表示のみ）とメモリコア５（表示のみ）との間にある、本発明による半導体メモリチップ１の受信パスの１区域を図式的に示している。本発明による半導体メモリチップ１の受信インターフェースデバイス２は、機能ブロックとして表示されているフレームデコーダ３と直接接続されている。フレームデコーダ３は、受信インターフェースデバイス２から供給された信号フレームを、書き込み、読み出し、システムコマンド、その他のコマンド、書き込みデータ、読み出しデータ、およびマスクビットに対して復号し、そして復号したデータをパラレル形式に変換する役割を持つ。フレームデコーダ３によって復号された多数の書き込みデータおよび書き込みデータマスクビットを一時記憶するように構成された、好ましい本実施形態による一時記憶装置４は、フレームデコーダ３とメモリコア５との間の受信パス上に配置されている。一時記憶装置４は、多数のアドレス可能セルを含むセルアレイ１０と、メモリコントローラ（図示せず）によって供給された信号フレームから、フレームデコーダ３によって復号されたアドレス信号が供給されるアドレッシングおよびセレクタ回路とを有している。アドレッシングおよびセレクタ回路は、セルアレイ１０へ書き込まれ、またセルアレイ１０から読み出される書き込みデータおよびマスクビットをアドレス指定および選択するための、アドレスポインタ１１と書き込みセレクタ１３と読み出しセレクタ１４とを有している。書き込みセレクタ１３は、セルアレイ１０の入力部に配置されている。書き込みセレクタ１３はまた、書き込みデータおよびマスクビットをセルアレイ１０へ書き込むために、アドレスポインタ１１の出力信号およびフレームカウンタ１２の出力信号によって駆動される。読み出しセレクタ１４は、セルアレイ１０の出力部に配置されている。読み出しセレクタ１４はまた、読み出しコマンドフレームからフレームデコーダによって復号された読み出し選択制御信号「アドレス／イネーブルＷＲ−ＲＥＴ」によって駆動される。

上記実施形態における一時記憶装置は、書き込みデータユニットＷＤ１、ＷＤ２、ＷＤ３、およびこれらに割り当てられたマスクビットを一時記憶するようにのみ構成されていることに注意されたい。

予め設定されたプロトコルにより、書き込みデータユニットは、必ずしも互いに連続しない多数の書き込み信号フレームに分布しているものと仮定する。フレームデコーダ３は、送信されてくる信号フレームＷＲ１、ＷＲ２、ＷＲ３、ＤＭから、制御信号「受信フレーム」を復号する。制御信号「受信フレーム」は、フレームを計数するために、一時記憶装置４のフレームカウンタ１２へ供給される。さらにフレームデコーダ３は、フレームで受信された書き込みデータユニットおよびマスクビットを復号する。これらの書き込みデータユニットおよびマスクビットは、フレームデコーダ３によって書き込みセレクタ１３へ供給される。典型的な実施形態では、フレームデコーダ３は、フレームＷＲ１またはＤＭフレームから一時記憶書き込みアドレスを復号する。この一時記憶書き込みアドレスは、アドレスポインタ１１へ供給される。書き込みセレクタ１３は、各書き込みデータユニットＷＤ１、ＷＤ２、ＷＤ３、および書き込みデータマスクビットを選択的に書き込むために、アドレスポインタ１１からの出力信号およびフレームカウンタ１２からの出力信号によって駆動される。一時記憶装置４に対するアドレスは、このアドレスが、メモリコントローラによって信号フレームＷＲ１で転送された場合は、信号フレームＷＲ２、ＷＲ３、およびＤＭ内に伝送される必要はない。

より正確に説明すると、まず、書き込みアドレスが堆積される：１．次のアドレスが始まる前にアドレスが完全に記述される場合は、このアドレスは、先行する別のアドレスの書き込みサイクルの最初のフレーム、あるいは場合によっては最後のフレームで適切に送信されなければならない。２．異なるアドレスが重複して記述される場合は、このアドレス情報は、各フレームで供給されなければならない。

さらに、セルアレイ１０の書き込みデータユニットおよびマスクビットを読み出し、これらをメモリコア５へ供給するために、フレームデコーダ３は、信号フレーム「ＷＲ−ＲＥＴ」から、一時記憶装置４からのコマンドを復号する。例えば、セルアレイ１０の出力部に配置された一時記憶読み出しセレクタ１４は、セルアレイ１０を読み出すための、信号フレームＷＲ−ＲＥＴから復号された読み出しアドレスと、イネーブル信号とを、フレームデコーダ３から受信する。

セルアレイ１０自体は、各アドレス可能メモリセルに対して、書き込みデータフレームＷＲ１、ＷＲ２、ＷＲ３、およびマスクビットフレームの数に対応した数の区域に細分されている。セルアレイ１０は、常にＷＲ１−ＷＲ２−ＷＲ３−ＤＭという順序でアクセスされる。信号フレームは、ブランクフレーム、または異なるアドレスへの読み出し要求によって割り込みされることが可能である。

一時記憶装置４への読み出しおよび書き込みアクセスは、双方向のバスシステム、または２つの単方向バスのいずれかによって実行できる。本明細書において説明されている図１の実施形態では、フレームデコーダ３から一時記憶装置４まで、および一時記憶装置４からメモリコア５まで、それぞれ、２つの単方向バスが備えられている。

図２は、図１に示されている本発明による半導体メモリチップ内の一時記憶装置４の７つの状態Ｚ１〜Ｚ７を示す状態図である。以下では、図１および図２を参照しながら、フレームデコーダ３およびメモリコア５に関連して、一時記憶装置４の動作について説明する。

Ｚ１：まず、セルアレイ１０の入力、および一時記憶装置４内のアドレスポインタ１１およびフレームカウンタ１２がゼロに設定される。一時記憶書き込みセレクタ１３および一時記憶読み出しセレクタ１４がそれぞれ、セキュア状態またはブロック状態とされる。

Ｚ２：一時記憶装置４の次の動作（すなわち、一時記憶装置４への書き込みデータおよびマスクビットの書き込み、あるいはＷＲ−ＲＥＴによる書き込みデータまたはマスクビットの読み出し）を開始するまでの待ち状態。

Ｚ３：フレームデコーダ３が、ＷＲ１信号フレームを復号した後、フレームビットからセルアレイ１０のアドレスを復号し、これに対応してアドレスポインタ１１を設定する動作を同時に行う。フレームカウンタ１２はゼロに設定される。次のクロック周期では、書き込みデータ（ＷＤ１）が、一時記憶書き込みセレクタ１３を介して、セルアレイ１０の対応するアドレスへ書き込まれる。ＤＭ信号フレームが唯一の選択肢である場合は、セルアレイ１０の対応するアドレスにおけるＤＭ区域はゼロに設定される。

Ｚ４：ＷＲ２信号フレームへのアクセス中には、ＷＲ１信号フレームの復号によってセルアレイ１０のアドレスが既に利用可能となっているため、フレームカウンタ１２は１だけ増加される。次のクロック周期では、書き込みデータ（ＷＤ２）が、一時記憶書き込みセレクタ１３を介して、セルアレイ１０の対応するアドレス（例えばゼロ）の第２の区域へ書き込まれる。

Ｚ５：ＷＲ３信号フレームへのアクセス中には、ＷＲ１信号フレームの復号によってセルアレイ１０のアドレスが既に利用可能となっているため、フレームカウンタ１２は１だけ増加される。次のクロック周期では、書き込みデータ（ＷＤ３）が、一時記憶書き込みセレクタ１３を介して、セルアレイ１０の対応するアドレス（例えばゼロ）の第３の区域へ書き込まれる。

Ｚ６：ＤＭ信号フレームへのアクセス中では、ＷＲ１信号フレームの復号によってセルアレイ１０のアドレスが既に利用可能となっているため、フレームカウンタ１２は１だけ増加される。次のクロック周期では、データマスクビット（ＤＭ）が、一時記憶書き込みセレクタ１３を介して、セルアレイ１０の対応するアドレス（例えばゼロ）のＤＭ区域へ書き込まれる。ＤＭ信号フレームが発生しない場合であっても、ＤＭ区域は必ず既にゼロに設定されているため問題はない。

Ｚ７：一時記憶装置４またはそのセルアレイ１０からの読み出しコマンドは、それぞれ、各フレームで到着する。読み出し要求がセルアレイ１０の別のアドレスへ向けられている限りは、（上記のような読み出し信号フレームによって割り込みされる）書き込みデータシーケンス中であっても、セルアレイ１０からの同時読み出しは可能である。このような読み出し要求が発生した場合は、セルアレイ１０の適用可能なアドレスが読み出し信号フレームから復号され、そして次のクロック周期では、書き込みデータＷＤ１、ＷＤ２、ＷＤ３、および場合によっては書き込みデータマスクビットＤＭが、有効にされた一時記憶読み出しセレクタ１４を介して、セルアレイ１０の既に復号されたアドレスにおいて読み出される。図１に示されている実施例では、１２８の書き込みデータビットおよび１６のデータマスク（ＤＭ）ビットが、一時記憶読み出しセレクタ１４を介して、上記のような読み出しコマンドＷＲ−ＲＥＴによってメモリコア５へ読み出される。

上述した解決策では、一時記憶装置４のセルアレイ１０に対する読み出しおよび書き込みアドレスは、メモリコントローラによって、読み出し信号フレームおよび書き込み信号フレーム（ＷＲ−ＲＥＴ）で供給される。このため、図１および図２に示し、かつ上述してきた本発明による半導体メモリチップの一時記憶装置４は、セルアレイに対する読み出しおよび書き込みアドレスが一時記憶装置内においてそれぞれ計算される別のタイプの解決策と比べて、次のような利点を有する：
− セルアレイ１０からの読み出しを行う要求ＷＲ−ＲＥＴの後に、次の書き込みデータ信号フレームに対するアドレス計算のための機能ブロックが節減され、また書き込みデータ信号フレームに対するセルアレイ１０のアドレス再計算のための機能ブロックが節減される。
− 追加的な機能ブロックが節減されるため、半導体メモリチップ内の領域が節減される。
− セルアレイに対してアドレスが決定される期間が全て同一である。
− 「ＷＲ−ＲＥＴ」から「ＷＲＤ１」へのフレームシーケンスに対する時間の重複が回避される。

書き込みデータおよびデータマスクビットをセルアレイ１０に書き込み、そして書き込みデータおよびデータマスクビットをセルアレイ１０から読み出すためにアドレス指定するための、図１および図２に示されている解決策によって、半導体メモリチップの機能のさらなる複雑さ、およびハードウェアに要する追加的な支出を回避することができる。これはとりわけ、いかなる場合においても、セルアレイ１０をアドレス指定するためのアドレス情報がメモリコントローラ内に既に存在しているからであり、また、このアドレスをＷＲ１データ信号フレームで伝送するために利用可能な自由な部分があるからである。

上記説明および図１ならびに図２は、セルアレイ１０の各アドレス可能メモリセルの別々の区域内にある書き込みデータユニットＷＤ１〜ＷＤ３、および、関連したマスクビットＤＭを一時的に記憶するようにのみ構成された一時記憶装置４に関するものである。しかし本発明の基本原理は、書き込みデータユニットおよびマスクビット以外に、対応するコマンド信号フレームから復号されたコマンドユニットが一時的に記憶される一時記憶装置、および、書き込みデータユニットおよびマスクビットの代わりに、コマンド信号フレームから復号されたコマンドユニットのみが一時記憶される一時記憶装置にも同様に応用可能であることについて留意されたい。

上記の説明は、メモリコアと、データ、コマンド、およびアドレス信号を、データ、コマンド、およびアドレスのバスラインをそれぞれ介して、メモリコントローラへ、および／または、別の同様の半導体メモリチップへ／別の同様の半導体メモリチップから、それぞれ送受信するための送受信インターフェースと、を備えていると共に、所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように設定されている半導体メモリチップであって、上記受信インターフェースデバイスと上記メモリとの間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されたフレームデコーダと、上記フレームデコーダによって復号された多数の書き込みデータおよび／またはコマンドユニットを一時的に記憶するように構成されていると共に、上記フレームデコーダと上記メモリコアとの間の受信パス上に配置されていて、かつセルアレイを備えている一時記憶装置と、をさらに有していて、上記セルアレイが、上記セルアレイをアドレス指定して上記セルアレイから／上記セルアレイへ読み出し／書き込み選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダによって復号されたアドレス信号が供給される、多数のメモリアドレスおよびアドレッシングならびにセレクタ回路を有している、半導体メモリチップに関するものである。

この場合、上記アドレッシングおよびセレクタ回路は、アドレスポインタおよびフレームカウンタを有している。

上述し、かつ図示されている特徴は、本発明に従って、メモリコントローラと、少なくとも１つの半導体メモリチップであって、データ、コマンド、およびアドレスのバスラインを介して上記メモリコントローラに接続されていると共に、メモリコアと、上記メモリコントローラへ／上記メモリコントローラから、および／または、別の同様の半導体メモリチップへ／別の同様の半導体メモリチップから、データ、コマンド、およびアドレス信号をそれぞれ送受信するための送受信インターフェースデバイスとを有する半導体メモリチップと、を備えていると共に、所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように構成されている半導体メモリシステムであって、上記少なくとも１つの半導体メモリチップが、上記受信インターフェースデバイスと上記メモリとの間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されたフレームデコーダと、上記フレームデコーダによって復号された多数の書き込みデータおよび／またはコマンドユニットを一時的に記憶するように構成されていると共に、上記フレームデコーダと上記メモリコアとの間の受信パス上に配置されていて、かつセルアレイを備えている一時記憶装置と、をさらに有していて、上記セルアレイが、上記セルアレイをアドレス指定し、そして上記セルアレイから／上記セルアレイへ読み出し／書き込み選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダによって復号されたアドレス信号が供給される多数のメモリアドレスおよびアドレッシングならびにセレクタ回路を有した半導体メモリシステムにも応用可能であることは、当業者には即座に明らかとなるであろう。

本発明による半導体メモリチップの一実施形態を図式的に示した機能ブロック図である。 本発明において用いられる一時記憶装置に適用できる状態図を線図で示している。

符号の説明

１ 半導体メモリチップ
２ 受信インターフェースデバイス
３ フレームデコーダ
４ 一時記憶装置
５ メモリコア
１０ 一時記憶装置４のセルアレイ
１１ アドレスポインタ
１２ フレームカウンタ
１３ 一時記憶書き込みセレクタ
１４ 一時記憶読み出しセレクタ
ＷＤ１、ＷＤ２、ＷＤ３ 書き込みデータユニット
ＤＭ データマスクビットおよび信号フレーム
ＷＲ１、ＷＲ２、ＷＲ３ 書き込み信号フレーム
ＷＲ−ＲＥＴ 一時記憶装置からの読み出し要求
Ｚ１〜Ｚ７ 状態

Claims (14)

1. 半導体メモリシステムであって、
   メモリコントローラと、
   少なくとも１つの半導体メモリチップ（１）であって、データ、コマンド、およびアドレスのバスラインを介して上記メモリコントローラに接続されていると共に、メモリコア（５）と、上記メモリコントローラへ／上記メモリコントローラから、および／または、別の同様の半導体メモリチップへ／別の同様の半導体メモリチップから、データ、コマンド、およびアドレス信号をそれぞれ送受信するための送受信インターフェースデバイス（２）とを有する半導体メモリチップ（１）と、を備えていると共に、
   所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように構成されている半導体メモリシステムであって、
   上記少なくとも１つの半導体メモリチップ（１）が、
   上記受信インターフェースデバイス（２）と上記メモリ（５）との間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されているフレームデコーダ（３）と、
   上記フレームデコーダ（３）によって復号された多数の書き込みデータおよび／またはコマンドユニットを一時記憶するように構成されていると共に、上記フレームデコーダ（３）と上記メモリコア（５）との間の受信パス上に配置されていて、なおかつセルアレイ（１０）を備えている一時記憶装置（４）と、をさらに有していて、
   上記セルアレイ（１０）が、上記セルアレイ（１０）をアドレス指定し、そして上記セルアレイ（１０）から／上記セルアレイ（１０）へ読み出し／書き込み選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダ（３）によって復号されたアドレス信号が供給される多数のメモリアドレスおよびアドレッシングならびにセレクタ回路（１１〜１４）を有している、
   半導体メモリシステム。
2. 上記アドレッシングおよびセレクタ回路が、アドレスポインタ（１１）およびフレームカウンタ（１２）を有している、請求項１に記載の半導体メモリシステム。
3. 上記一時記憶装置（４）、および上記一時記憶装置（４）の上記アドレッシングおよびセレクタ回路（１１〜１４）が、上記フレームデコーダ（３）とクロック同期して動作する、請求項１または２に記載の半導体メモリシステム。
4. 上記一時記憶装置（４）の上記セルアレイ（１０）が、各アドレス可能メモリセルに対して、多数のクロックサイクルでコマンドおよび／または書き込みデータが供給される場合の連続的あるいは断続的な多重アクセスを行うために、多数の別々の区域に細分されている、請求項１〜３のいずれか１項に記載の半導体メモリシステム。
5. 上記アドレッシングおよびセレクタ回路（１１〜１４）が、
   上記アドレスポインタ（１１）の出力信号および上記フレームカウンタ（１２）の出力信号から形成された書き込み選択制御信号によって駆動される一時記憶書き込みセレクタ（１３）を、上記セルアレイ（１０）の入力部にさらに有していて、
   上記フレームデコーダ（３）によって読み出しコマンドフレームから復号された読み出し選択制御信号によって駆動される一時記憶読み出しセレクタ（１４）を、上記メモリコア（５）の前にある上記セルアレイ（１０）の出力部にさらに有している、請求項１〜請求項４のいずれか１項に記載の半導体メモリシステム。
6. 上記一時記憶装置（４）と、上記一時記憶装置（４）のセルアレイ（１０）と、上記アドレッシングおよびセレクタ回路（１１〜１４）とが、書き込みデータユニットを一時記憶するようにのみ構成されている、請求項１〜５のいずれか１項に記載の半導体メモリシステム。
7. 上記所定のプロトコルおよび上記半導体メモリシステムが、複数の書き込みデータマスクビットを時間的に近接して伝送し、かつコマンド／書き込みデータ信号ストリーム内の各書き込みデータユニットへ各データを割り当てるようにさらに構成されていて、
   上記一時記憶装置（４）および上記一時記憶装置（４）の上記アドレッシングおよびセレクタ回路（１１〜１４）が、書き込みデータユニットおよび関連するマスクビットを、上記セルアレイ（１０）の各アドレス可能メモリセルの別々の区域内にそれぞれ一時記憶するようにのみ構成されている、請求項１〜５のいずれか１項に記載の半導体メモリシステム。
8. 半導体メモリチップ（１）であって、
   メモリコア（５）と、
   データ、コマンド、およびアドレス信号を、データ、コマンド、およびアドレスラインをそれぞれ介して、メモリコントローラへ、および／または、別の同様の半導体メモリチップへ／別の同様の半導体メモリチップからそれぞれ送受信するための送受信インターフェース（２）と、を備えていると共に、
   所定のプロトコルに従って、信号フレームの形態のシリアル信号ストリームとして、データ、コマンド、およびアドレス信号を伝送するように設定されている半導体メモリチップ（１）であって、
   上記受信インターフェースデバイス（２）と上記メモリ（５）との間に配置されていると共に、上記受信インターフェースデバイスによって受信された信号フレームを復号するように構成されたフレームデコーダ（３）と、
   上記フレームデコーダ（３）によって復号された多数の書き込みデータおよび／またはコマンドユニットを一時的に記憶するように構成されていると共に、上記フレームデコーダ（３）と上記メモリコア（５）との間の受信パス上に配置されていて、かつセルアレイ（１０）を備えている一時記憶装置（４）と、をさらに有していて、
   上記セルアレイ（１０）が、上記セルアレイ（１０）をアドレス指定して上記セルアレイから／上記セルアレイへデータ選択するために、上記メモリコントローラから供給された信号フレームから、上記フレームデコーダ（３）によって復号されたアドレス信号が供給される、多数のメモリアドレスおよびアドレッシングならびにセレクタ回路（１１〜１４）を有している、
   半導体メモリチップ（１）。
9. 上記アドレッシングおよびセレクタ回路が、アドレスポインタ（１１）およびフレームカウンタ（１２）を有している、請求項８に記載の半導体メモリチップ。
10. 上記一時記憶装置（４）、および上記一時記憶装置（４）の上記アドレッシングおよびセレクタ回路（１１〜１４）が、上記フレームデコーダ（３）とクロック同期して動作する、請求項８または９に記載の半導体メモリチップ。
11. 上記一時記憶装置（４）の上記セルアレイ（１０）が、各アドレス可能メモリセルに対して、多数のクロックサイクルでコマンドおよび／または書き込みデータが供給される場合の連続的あるいは断続的な多重アクセスを行うために、多数の別々の区域に細分されている、請求項８〜１０のいずれか１項に記載の半導体メモリチップ。
12. 上記アドレッシングおよびセレクタ回路（１１〜１４）が、
    上記アドレスポインタ（１１）の出力信号および上記フレームカウンタ（１２）の出力信号から形成された書き込み選択制御信号によって駆動される一時記憶書き込みセレクタ（１３）を、上記セルアレイ（１０）の入力部にさらに有していて、
    上記フレームデコーダ（３）によって読み出しコマンドフレームから復号された読み出し選択制御信号によって駆動される一時記憶読み出しセレクタ（１４）を、上記メモリコア（５）の前にある上記セルアレイ（１０）の出力部にさらに有している、請求項８〜１１のいずれか１項に記載の半導体メモリチップ。
13. 上記一時記憶装置（４）と、上記一時記憶装置（４）のセルアレイ（１０）と、上記アドレッシングおよびセレクタ回路（１１〜１４）とが、書き込みデータユニットを一時記憶するようにのみ構成されている、請求項８〜１２のいずれか１項に記載の半導体メモリチップ。
14. 上記所定のプロトコルおよび上記半導体メモリシステムが、複数の書き込みデータマスクビットを時間的に近接して伝送し、かつコマンド／書き込みデータ信号ストリーム内の各書き込みデータユニットへ各データを割り当てるようにさらに構成されていて、
    上記一時記憶装置（４）および上記一時記憶装置（４）の上記アドレッシングおよびセレクタ回路（１１〜１４）が、書き込みデータユニットおよび関連するマスクビットを、上記セルアレイ（１０）の各アドレス可能メモリセルの別々の区域内にそれぞれ一時記憶するようにのみ構成されている、請求項８〜１２のいずれか１項に記載の半導体メモリチップ。

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