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Diese
Erfindung betrifft einen Halbleiterspeicherchip gemäß dem Oberbegriff
des Patentanspruchs 1. Ein solcher Halbleiterspeicherchip, z. B. ein
Direct RDRAM® ist
aus 128/144-Mbit
RDRAM Datasheet (32 Split Bank Architecture), Preliminary Information
Version 1.11, Rambus Inc., 2465 Latham Street, Mountain View, California,
USA, 94040, 2000, Seite 1 bis 8 bekannt. (RDRAM® ist
eine Handelsmarke der Rambus Inc. 2465 Latham Street, Mountain View,
California, USA und bedeutet Rambus Dynamic Random Access Memory)
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Bei
weiteren üblichen
DRAM-Halbleiterspeicherchips werden Daten-, Befehls- und Adresssignale
zu/von einem Speichercontroller und/oder zu/von weiteren Halbleiterspeicherchips
nicht in Form von Signalframes und nicht seriell sondern parallel übertragen.
Diese parallele Übertragung
beispielsweise von Schreibdaten, Befehlen und Adressen erfolgt durch
separate Daten-, Befehls- und Adresssignalbusse vom Speichercontroller
zu einem oder mehreren DRAM-Speicherchips.
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Mit
zukünftigen
Halbleiterspeicherchips, z. B. DDR4-DRAM-Speicherchips lassen sich die Daten-, Befehls-
und Adresssignale mit sehr hoher Übertragungsfrequenz als serielle
Signalströme
in Form von Signalframes in Übereinstimmung
mit einem vorgegebenen Protokoll übertragen.
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In
derartigen fortschrittlichen Halbleiterspeicherchips muss zwischen
ihrem Speicherkern und einer Sende- und Empfangsschnittstelleneinrichtung ein
Framedecoder zur Decodierung von von ihrer Empfangsschnittstelleneinrichtung
empfangenen Signalframes und zur weiteren Übertragung von Daten und Befehlen
zum Speicherkern angeordnet sein. Da je nach Protokoll zueinander
gehörende
Schreibdateneinheiten nicht nur in einem einzigen Signalframe sondern
auch in mehreren aufeinander folgend übertragenen Signalframes enthalten
sein können,
was auch für
zueinander gehörende
Befehlseinheiten gilt, muss ein solcher Halbleiterspeicherchip eine
mit dem Framedecoder und dem Speicherkern in Verbindung stehende
Zwischenspeichereinrichtung aufweisen, die zum Zwischenspeichern
von mehreren vom Framedecoder decodierten Daten- und/oder Befehlseinheiten
eingerichtet ist und die in einem solchen fortschrittlichen Halbleiterspeicherchip
für die
unbedingt notwendige Flexibilität
beim Transferprozess der Schreibdateneinheiten und/oder Befehlseinheiten
zum Speicherkern sorgt.
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Aus
der eingangs zitierten Druckschrift ist eine Halbleiterspeicheranordnung
mit einem Speichercontroller (nicht gezeigt) und mindestens einem mit
einem Speichercontroller über
Daten-, Befehls- und Adressbusleitungen verbundenen Halbleiterspeicherchip
(RDRAM), der einen Speicherkern (DRAM core) und eine Sende- und
Empfangsschnittstelleneinrichtung (Eingang von z. B. DQA8 ... DQA0, RQ4
... RQ0, ...) jeweils für
das Senden und den Empfang von Daten-, Befehls- und Adresssignalen zum/vom
Speichercontroller aufweist,
dadurch gekennzeichnet,
dass
das Halbleiterspeichersystem dafür
eingerichtet ist, die Daten-, Befehls- und Adresssignale als serielle
Signalströme
in Form von Signalframes (Packets) in Übereinstimmung mit einem vorgegebenen
Protokoll (Direct RAMBUS DRAM) zu übertragen und der wenigstens
eine Halbleiterspeicherchip (RDRAM) außerdem aufweist:
- – einen
zwischen der Empfangsschnittstellendarstellung (Eingang von z. B.
DQA8 ... DQA0, RQ4 ... RQ0) und dem Speicher (DRAM Core) angeordneten
Framedecoder (Packet Decode, Demux), der zur Decodierung von von
der Empfangsschnittstelleneinrichtung (Eingang von z. B. DQA8 ...
DQA0, RQ4 ... RQ0) empfangenen Signalframes (Packet Decode, Demux)
angepasst ist und
- – eine
zum Zwischenspeichern von mehreren vom Framedecoder (Packet Decode,
Demux) decodierten Schreibdaten- und/oder Befehlseinheiten (BC,
C und Speicherdaten nach Demux) eingerichtete Zwischenspeichereinrichtung
(Write Buffer), die im Empfangsweg zwischen dem Framedecoder (Packet
Decode, Demux) und dem Speicherkern (DRAM core) angeordnet ist (vgl. 2 und
die Beschreibung dieser Druckschrift auf Seite 1 bis 8).
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Bei
einem aus
DE 10
2004 029 032 A1 bekannten Speichersystem ist zusätzlich eine
Zwischenspeichereinrichtung (Paketsteuerung) bekannt, die zwischen
einer Speichersteuerung und einem synchronen Speicher angeordnet
ist. Die Zwischenspeichereinrichtung weist ein eine Vielzahl von Seriell-/Parallelregister
und eine mit von der Speichersteuerung gesendeten Adressensignalen
beaufschlagte Steuerschaltung zur Adressierung des Seriell-/Parallelregisters
und zur Schreib-/Leseauswahl in
das/aus dem Seriell-/Parallelregister auf.
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Es
ist Aufgabe der Erfindung, einen gattungsgemäßen Halbleiterspeicherchip
anzugeben, der mehrere vom Framedecoder decodierte Schreibdaten-
und/oder Befehlseinheiten taktsynchron mit dem Framedecoder zeitunkritisch
zwischenspeichern kann und aus dem zeitunkritisch Daten- und/oder
Befehlseinheiten in den Speicherkern ausgelesen werden können.
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Diese
Aufgabe wird anspruchsgemäß gelöst.
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Gemäß einem
wesentlichen Aspekt erzielt diese Erfindung einen Halbleiterspeicherchip,
der einen Speicherkern und eine Sende- und Empfangsschnittstelleneinrichtung
jeweils für
das Senden und den Empfang von Daten-, Befehls- und Adresssignalen
zu einem Speichercontroller und/oder zu/von einem weiteren gleichartigen
Halbleiterspeicherchip jeweils über
Daten-, Befehls- und Adressbusleitungen aufweist, wobei der Halbleiterspeicherchip
dafür eingerichtet
ist, die Daten-, Befehls- und
Adresssignale seriell in Form von Signalframes in Übereinstimmung mit
einem vorgegebenen Protokoll zu übertragen
und außerdem
aufweist:
- – einen
zwischen der Empfangsschnittstelleneinrichtung und dem Speicher
angeordneten Framedecoder, der zur Decodie rung von vor der Empfangsschnittstelleneinrichtung
empfangenen Signalframes angepasst ist und
- – eine
zum Zwischenspeichern von mehreren vom Framedecoder decodierten
Schreibdaten- und/oder Befehlseinheiten eingerichtete Zwischenspeichereinrichtung,
die im Empfangsweg zwischen dem Framedecoder und dem Speicherkern
angeordnet ist, dadurch gekennzeichnet, dass die Zwischenspeichereinrichtung
ein eine Vielzahl Speicheradressen umfassendes Zellenarray und eine
durch vom Framedecoder aus vom Speichercontroller gelieferten Signalframes decodierte
Adressensignale beaufschlagte Adressier- und Selektorschaltung zur
Adressierung des Zellenarrays und zur Datenauswahl in das/aus dem
Zellenarray aufweist.
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Dabei
weisen die Adressier- und Selektorschaltung einen Adressenpointer
und einen Framezähler
auf.
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Vorteilhafterweise
arbeitet in dem erfindungsgemäßen Halbleiterspeichersystem
und -chip die Zwischenspeichereinrichtung und deren Adressier- und
Selektorschaltung taktsynchron mit dem Framedecoder.
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Weiterhin
ist vorteilhafterweise bei dem erfindungsgemäßen Halbleiterspeichersystem
und -chip jede adressierbare Speicherzelle des Zellenarrays der
Zwischenspeichereinrichtung in mehrere getrennte Abschnitte entsprechend
der Nummer aufeinander folgender oder unterbrochener Mehrfachzugriffe
für Fälle, wo
Befehle und/oder Schreibdaten in mehreren Taktzyklen geliefert werden,
unterteilt.
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In
einer bevorzugten Ausführungsform
weist die Adressier- und Selektorschaltung der Zwischenspeichereinrichtung
außerdem
einen von aus Ausgangssignalen des Adressenpointers und des Framezählers gebildeten
Schreibauswahlsteuersignalen angesteuerten Zwischenspeicher-Schreibselektor am
Eingang des Zellenarrays und an dessen Ausgang vor dem Speicherkern
einen Zwischenspeicher-Leseselektor auf, der von aus einem Lesebefehlsframe
vom Framedecoder decodierten Leseauswahlsteuersignalen angesteuert
wird.
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Wie
erwähnt,
kann erfindungsgemäß die Zwischenspeichereinrichtung
und deren Adressier- und Selektorschaltung zur Zwischenspeicherung
von mehreren Schreibdateneinheiten eingerichtet sein.
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Bei
einer Ausführungsvariante
kann jedoch die Zwischenspeichereinrichtung und ihre Adressier- und
Selektorschaltung nur zur Zwischenspeicherung von Schreibdaten eingerichtet
sein.
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Wenn,
wie bevorzugt, das vorgegebene Protokoll und der Halbleiterspeicherchip
außerdem
zur Übertragung
von Schreibdatenmaskierbits in jeweiliger Datenzuordnung zu einer
jeweiligen Schreibdateneinheit innerhalb eines Befehls/Schreibdatensignalstroms
eingerichtet sind, kann in diesem Fall die Zwischenspeichereinrichtung
und deren Adressier- und Selektorschaltung außer zur Zwischenspeicherung
von mehreren Schreibdateneinheiten auch zur Zwischenspeicherung
der ihnen zugeordneten Maskierbits jeweils in getrennten Abschnitten
jeder adressierbaren Speicherzelle des Zellenarrays eingerichtet
sein.
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Die
hier vorgeschlagene Zwischenspeichereinrichtung und deren Adressier-
und Selektorschaltung bringt aufgrund ihrer Einteilung für jede adressierbare
Speicherzelle in mehrere getrennte Abschnitte für aufeinander folgende oder
unterbrochene Mehrfachzugriffe in Fällen, wo Befehle und/oder Schreibdaten
in mehreren Taktzyklen geliefert werden, den Vorteil eines verringerten
Logikaufwands und einer Flächenersparnis
in dem erfindungsgemäßen Halbleiterspeicherchip.
Außerdem
bringt der hier vorgeschlagene Einsatz der Zwischenspeichereinrichtung
zusammen mit ihrer Adressier- und Selektorschaltung zwischen dem
Framedecoder und dem Speicherkern, den Vorteil ei ner erhöhten Flexibilität bei der Übertragung
von Schreibdaten und/oder Befehlen vom Framedecoder zum Speicherkern.
Da bei der hier vorgeschlagenen Ausführungsform die der Adressier-
und Selektorschaltung der Zwischenspeichereinrichtung zur Verfügung gestellten
und vom Framedecoder decodierten Adressensignale zur Adressierung
des Zellenarrays aus von einem Speichercontroller gelieferten Signalframes
stammen, d. h. dass der Speichercontroller letztlich die Adresse für die Zwischenspeichereinrichtung
bestimmt, ist der logische Aufwand für die Adressengenerierung in
der Zwischenspeichereinrichtung verringert und im Vergleich mit
einer möglichen
anderen Lösung,
die in der Zwischenspeichereinrichtung selbst die Adresse generiert,
wesentlich weniger zeitaufwändig.
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Die
Erfindung ist ebenfalls in einer Halbleiterspeicheranordnung verkörpert, die
einen Speichercontroller und mindestens einen wie oben spezifizierten
Halbleiterspeicherchip aufweist, wobei der Speichercontroller über die
Daten-, Befehls- und
Adressbusleitungen verbunden ist.
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Die
obigen und weitere Aufgaben und vorteilhafte Merkmale eines erfindungsgemäßen Halbleiterspeicherchips
werden in der nachstehenden Beschreibung unter Bezug auf die beiliegenden
Zeichnungsfiguren näher
erläutert.
Die Zeichnungsfiguren zeigen im Einzelnen:
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1 schematisch
ein Funktionsblockdiagramm einer Ausführungsvariante eines erfindungsgemäßen Halbleiterspeicherchips,
anhand der wesentliche gegenständliche
und funktionelle Merkmale erläutert
werden und
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2 graphisch
ein für
die bei der Erfindung eingesetzte Zwischenspeichereinrichtung geltendes Zustandsdiagramm.
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Ausführungsbeispiele
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In
der beiliegenden 1 ist schematisch ein Abschnitt
des Empfangswegs eines erfindungsgemäßen Halbleiterspeicherchips 1 zwischen
einer nur angedeuteten Empfangsschnittstelleneinrichtung 2 und
einem ebenfalls nur angedeuteten Speicherkern 5 dargestellt.
Unmittelbar an die Empfangsschnittstelleneinrichtung 2 des
erfindungsgemäßen Halbleiterspeicherchips 1 schließt der als
Funktionsblock angedeutete Framedecoder 3 an, der die Aufgabe
hat, die von der Empfangsschnittstelleneinrichtung 2 gelieferten
Signalframes hinsichtlich Schreib-, Lese-, System- und anderen Befehlen
sowie Schreib- und Lesedaten und Maskierbits zu decodieren und außerdem die
decodierten Daten zu parallelisieren. Eine Zwischenspeichereinrichtung 4,
die gemäß dieser
bevorzugten Ausführung
zur Zwischenspeicherung von mehreren vom Framedecoder 3 decodierten
Schreibdaten und Schreibdatenmaskierbits eingerichtet ist, befindet
sich im Empfangsweg zwischen dem Framedecoder 3 und dem
Speicherkern 5 und weist ein eine Vielzahl adressierbare
Speicherzellen umfassenden Zellenarray 10 und eine durch vom
Framedecoder 3 aus von einem (nicht gezeigten) Speichercontroller
gelieferten Signalframes decodierte Adressensignale beaufschlagte
Adressier- und Selektorschaltung auf, die zur Adressierung und zur
Auswahl der in das Zellenarray 10 zu schreibenden und aus
ihm auszulesenden Schreibdaten und Maskierbits einen Adressenpointer 11,
einen Schreibselektor 13 und einen Leseselektor 14 aufweist.
Der Schreibselektor 13 ist am Eingang des Zellenarrays 10 angeordnet
und wird durch Ausgangssignale des Adressenpointers 11 und
des Framezählers 12 zum
Einschreiben von Schreibdaten und Maskierbits in das Zellenarray 10 angesteuert.
Der Leseselektor 14 ist am Ausgang des Zellenarrays 10 angeordnet
und wird von einem aus einem Lesebefehlsframe vom Framedecoder decodierten
Leseauswahlsteuersignal "Adresse/Freigabe-WR-RET" angesteuert.
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Es
ist zu bemerken, dass bei dieser Ausführung die Zwischenspeichereinrichtung
nur zur Zwischenspeicherung von Schreibdateneinheiten WD1, WD2,
WD3 und diesen zugeordneten Maskierbits DM eingerichtet ist.
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Es
sei angenommen, dass aufgrund des vorgegebenen Protokolls Schreibdateneinheiten über mehrere,
nicht notwendigerweise aufeinander folgende Schreibsignalframes
verteilt sind. Der Framedecoder 3 decodiert aus ankommenden
Signalframes WR1, WR2, WR3, DM ein Steuersignal "Frame empfangen", das zum Zählen der Frames dem Framezähler 12 in
der Zwischenspeichereinrichtung 4 zugeführt wird. Weiterhin decodiert
der Framedecoder 3 die in den Frames empfangenen Schreibdatenein heiten
und die Maskierbits, die vom Framedecoder 3 dem Schreibselektor 13 zugeführt werden.
Im Ausführungsbeispiel
decodiert der Framedecoder 3 aus dem Frame WR1 oder dem
DM-Frame die Zwischenspeicherschreibadresse,
die dem Adressenpointer 11 zugeführt wird. Der Schreibselektor 13 wird
seinerseits durch Ausgangssignale vom Adressenpointer 11 und
vom Framezähler 12 zum
selektiven Einschreiben der jeweiligen Schreibdateneinheiten WD1,
WD2 und WD3 und der Schreibdatenmaskierbits angesteuert. Die Adresse
für die
Zwischenspeichereinrichtung 4 braucht innerhalb der Signalframes
WR2, WR3 und DM, wenn die Adresse im Signalframe WR1 vom Speichercontroller übermittelt wurde,
nicht übertragen
zu werden.
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Wo
die Schreibadresse abgelegt wird, ist Ausgangspunkt einer genaueren
Spezifikation: 1. Wird eine Adresse voll beschrieben bevor die nächste startet:
Dann ist sinnvollerweise die Adresse mit dem ersten Frame oder ggf.
bereits mit dem letzten Frame des vorhergehenden Schreibzyklus einer
anderen Adresse zu liefern. 2. Werden verschiedene Adressen überlappend
beschrieben: Dann ist die Adressinformation ggf. bei jedem der Frames
mitzuliefern.
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Außerdem decodiert
der Framedecoder 3 aus einem Signalframe "WR-RET" den Befehl aus der
Zwischenspeichereinrichtung 4 Schreibdateneinheiten und
Maskierbits aus dem Zellenarray 10 auszulesen und dem Speicherkern 5 zuzuführen. Dazu erhält der am
Ausgang des Zellenarrays 10 angeordnete Zwischenspeicherleseselektor 14 vom
Framedecoder 3 die aus dem Signalframe WR-RET decodierte
Leseadresse zum Auslesen aus dem Zellenarray 10 sowie ein
Freigabesignal.
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Das
Zellenarray 10 selbst ist für jede adressierbare Speicherzelle
in mehrere Abschnitte entsprechend der Zahl (Nummer) der Schreibdatenframes
WR1, WR2, WR3 und des Maskierbitframes unterteilt. Der Zugriff zum
Zellenarray 10 erfolgt immer in der Sequenz: WR1 – WR2 – WR3 – DM. Signalframes können durch
Leerlaufframes oder eine Leseanforderung an verschiedene Adressen
unterbrochen werden.
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Lese-
und Schreibzugriffe zur Zwischenspeichereinrichtung 4 können entweder
durch ein bidirektionales Bussystem oder durch zwei unidirektionale Busse
ausgeführt
werden. In der in 1 dargestellten und hier beschriebenen
Ausführung
sind zwei unidirektionale Busse jeweils vom Framedecoder 3 zur
Zwischenspeichereinrichtung 4 und von der Zwischenspeichereinrichtung 4 zum
Speicherkern 5 realisiert.
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In 2 ist
ein sieben Zustände
Z1–Z7
aufweisendes Zustandsdiagramm für
die in 1 veranschaulichte Zwischenspeichereinrichtung 4 in
dem erfindungsgemäßen Halbleiterspeicherchip
veranschaulicht. Nachstehend wird bezogen auf die 1 und 2 die
Funktionsweise der Zwischenspeichereinrichtung 4 in Verbindung
mit dem Framedecoder 3 und dem Speicherkern 5 erläutert.
- Z1:
Zu Beginn werden die Einträge
des Zellenarrays 10 und auch der Adressenpointer 11 und
der Framezähler 12 in
der Zwischenspeichereinrichtung 4 auf Null gesetzt. Der
Zwischenspeicherschreibselektor 13 und der Zwischenspeicherleseselektor 14 werden gesichert
bzw. gesperrt.
- Z2: Wartezustand bis zur nächsten
Aktivität
der Zwischenspeichereinrichtung 4, d. h. ein Einschreiben von
Schreibdaten einleiten und Maskierbits in dieselbe oder ein Auslesen
von Schreibdaten oder Maskierbits durch WR-RET.
- Z3: Auf die Decodierung eines WR1 Signalframes decodiert der
Framedecoder 3 gleichzeitig die Adresse des Zellenarrays 10 aus
den Framebits und setzt den Adressenpointer 11 entsprechend.
Der Framezähler 12 wird
auf Null gesetzt. Mit dem nächsten Taktzyklus
können
die Schreibdaten (WD1) über
den Zwischenspeicherschreibselektor 13 in die entsprechende
Adresse des Zellenarrays 10 eingeschrieben werden. Falls
die DM-Signalframes nur eine Option sind, wird der DM-Abschnitt unter
der entsprechenden Adresse des Zellenarrays 10 auf Null
gesetzt.
- Z4: Beim Zugriff auf einen WR2 Signalframe ist die Adresse des
Zellenarrays 10 bereits aus der Decodierung des WR1 Signalframes
verfügbar,
und deshalb wird lediglich der Framezähler 12 um Eins inkrementiert.
Mit dem nächsten
Taktzyklus werden die Schreibdaten (WD2) in den zweiten Abschnitt
der entsprechenden Adresse (z. B. Null) des Zellenarrays 10 über den
Zwischenspeicherschreibselektor 13 eingeschrieben.
- Z5: Beim Zugriff auf einen WR3 Signalframe steht bereits die
Adresse des Zellenarrays 10 aus der Decodierung des WR1
Signalframes zur Verfügung,
und deshalb wird lediglich der Framezähler 12 um Eins inkrementiert.
Mit dem nächsten
Taktzyklus werden die Schreibdaten (WD3) in den dritten Abschnitt
unter der entsprechenden Adresse (z. B. Null) in das Zellenarray 10 über den
Zwischenspeicherschreibselektor 13 eingeschrieben.
- Z6: Beim Zugriff auf einen DM Signalframe steht die Adresse
des Zellenarrays 10 bereits aus der Decodierung des WR1
Signalframes zur Verfügung
und deshalb wird nur der Framezähler 12 um
Eins inkrementiert. Mit dem nächsten
Taktzyklus werden die Datenmaskierbits (DM) in den DM-Abschnitt
unter der entsprechenden Adresse (z. B. Null) über den Zwischenspeicherschreibselektor 13 in
das Zellenarray 10 eingeschrieben. Wenn kein DM-Signalframe auftritt,
spielt dies keine Rolle, da zuvor der DM-Abschnitt in jedem Fall
auf Null gesetzt wurde.
- Z7: Ein Lesekommando aus der Zwischenspeichereinrichtung 4 bzw.
deren Zellenarray 10 kann mit jedem Frame eintreffen. Auch
während
Schreibdatensequenzen (die durch einen derartigen Lesesignalframe
unterbrochen werden) ist ein gleichzeitiges Auslesen aus dem Zellenarray 10 so
lange möglich, wie
die Leseanforderung an eine andere Adresse des Zellenarrays 10 gerichtet
ist. Für
den Fall einer solchen Leseanforderung wird die dafür gültige Adresse des
Zellenarrays 10 aus dem Lesesignalframe decodiert und mit
den nächsten
Taktzyklen die Schreibdaten WD1, WD2, WD3 und gegebenenfalls die Schreibdatenmaskierbits
DM unter der zuvor decodierten Adresse des Zellenarrays 10 über den
nunmehr freigegebenen Zwischenspeicherleseselektor 14 ausgelesen
und zum Speicherkern 5 übertragen. In
dem in 1 dargestellten Beispiel ist angenommen, dass
durch einen solchen Lesebefehl WR-RET 128 Schreibdatenbits und 16
Datenmaskier-(DM)-Bits zum Speicherkern 5 über den
Zwischenspeicherleseselektor 14 aus dem Zellenarray 10 ausgelesen
werden.
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Da
bei der oben beschriebenen Lösung
die Schreib- und Leseadressen für
das Zellenarray 10 der Zwischenspeichereinrichtung 4 vom
Speichercontroller jeweils in einem Schreibsignalframe und einem
Lesesignalframe (WR-RET) mitgeliefert werden, hat die in den 1 und 2 dargestellte
und oben beschriebene Zwischenspeichereinrichtung 4 des
erfindungsgemäßen Halbleiterspeicherchips
im Vergleich mit einer andersartigen Lösung, bei der jeweils die Schreib-
und Leseadresse für
das Zellenarray innerhalb der Zwischenspeichereinrichtung berechnet würde, folgende
Vorteile:
- – Einsparung
von Funktionsblöcken
zur Adressenberechnung für
die nachfolgenden Schreibdatensignalframes sowie von Funktionsblöcken für die Neuberechnung
der Adresse des Zellenarrays 10 für die einer Leseanforderung
WR-RET aus dem Zellenarray 10 folgende Schreibdatensignalframes;
- – Flächeneinsparung
im Halbleiterspeicherchip durch die Einsparung der zusätzlichen
Funktionsblöcke;
- – Gleiche
Zeitdauer für
alle Adressenbestimmungen für
das Zellenarray;
- – Vermeidung
von zeitlichen Überschneidungen für die Framesequenz: "WR-RET" → "WRD1".
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Die
oben beschriebene und in den 1 und 2 dargestellte
bevorzugte Lösung
für die
Adressierung zum Einschreiben von Schreibdaten und Datenmaskierbits
in das Zellenarray 10 und zum Adressierung für das Auslesen
von Schreibdaten und Datenmaskierbits aus demselben vermeidet somit
einen funktionalen Mehraufwand und zusätzlichen Hardwareaufwand im
Halbleiterspeicherchip, zumal die Adresseninformation zur Adressierung
des Zellenarrays 10 sowieso im Speichercontroller vorhanden
ist und da freie Positionen für
die Übertragung
dieser Adresse im WR1 Datensignalframe zur Verfügung stehen.
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Es
ist zu erwähnen,
dass, obwohl die obige Beschreibung und die 1 und 2 eine
Zwischenspeichereinrichtung 4 beschreiben und zeigen, die
nur zur Zwischenspeicherung von Schreibdateneinheiten WD1–WD3 und
ihnen zugeordneter Maskierbits DM in jeweils getrennten Abschnitten
jeder adressierbaren Speicherzelle des Zellenarrays 10 eingerichtet
ist, das grundlegende Prinzip der Erfindung gleichermaßen für eine Zwischenspeichereinrichtung
in der zusätzlich
zu den Schreibdateneinheiten und den Maskierbits auch aus entsprechenden Befehlssignalframes
decodierte Befehlseinheiten zwischengespeichert werden und auch
für eine
Zwischenspeichereinrichtung, anwendbar ist, in der statt der Schreibdateneinheiten
und der Maskierbits nur aus den Befehlssignalframes decodierte Befehlseinheiten
zwischengespeichert werden.
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Die
obige Beschreibung beschreibt einen erfindungsgemäßen Halbleiterspeicherchip,
der einen Speicherkern und eine Sende- und Empfangsschnittstelleneinrichtung
jeweils für
das Senden und den Empfang von Daten-, Befehls- und Adresssignalen zu
einem Speichercontroller und/oder zu/von einem weiteren gleichartigen
Halbleiterspeicherchip jeweils über
Daten-, Befehls- und Adressbusleitungen aufweist, wobei der Halbleiterspeicherchip
und der Speichercontroller dafür
eingerichtet sind, die Daten-, Befehls- und Adresssignale als serielle
Signalströme
in Form von Signalframes in Übereinstimmung
mit einem vorgegebenen Protokoll zu übertragen und der Halbleiterspeicherchip
außerdem
aufweist:
- – einen
zwischen der Empfangsschnittstelleneinrichtung und dem Speicher
angeordneten Framedecoder, der zur Decodierung von von der Empfangsschnittstelleneinrichtung
empfangenen Signalframes angepasst ist, und
- – eine
zum Zwischenspeichern von mehreren vom Framedecoder decodierten
Schreibdaten- und/oder Befehlseinheiten eingerichtete Zwischenspeichereinrichtung,
die im Empfangsweg zwischen dem Framedecoder und dem Speicherkern
angeordnet ist und die ein eine Vielzahl Speicheradressen umfassendes
Zellenarray und eine durch vom Framedecoder aus vom Speichercontroller
gelieferten Signalframes decodierte Adressensignale beaufschlagte
Adressier- und Selektorschaltung zur Adressierung des Zellenarrays und
zur Schreib/Leseauswahl in das/aus dem Zellenarray aufweist.
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Dabei
weisen die Adressier- und Selektorschaltung einen Adressenpointer
und einen Framezähler
auf.
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Dem
Fachmann ist unmittelbar einleuchtend, dass die beschriebenen und
dargestellten Merkmale auch gelten für eine erfindungsgemäße Halbleiterspeicheranordnung
mit einem Speichercontroller und mindestens einem mit dem Speichercontroller über Daten-,
Befehls- und Adressbusleitungen verbundenen Halbleiterspeicherchip,
der einen Speicherkern und eine Sende- und Empfangsschnittstelleneinrichtung
jeweils für
das Senden und den Empfang von Daten-, Befehls- und Adresssignalen
zum/vom Speichercontroller und/oder zu/von einem weiteren gleichartigen
Halbleiterspeicherchip aufweist, wobei die Halbleiterspeicheranordnung
dafür eingerichtet ist,
die Daten-, Befehls- und Adresssignale als serielle Signalströme in Form
von Signalframes in Übereinstimmung
mit einem vorgegebenen Proto koll zu übertragen und der wenigstens
eine Halbleiterspeicherchip außerdem
aufweist:
- – einen
zwischen der Empfangsschnittstelleneinrichtung und dem Speicher
angeordneten Framedecoder, der zur Decodierung von von der Empfangsschnittstelleneinrichtung
empfangenen Signalframes angepasst ist, und
- – eine
zum Zwischenspeichern von mehreren vom Framedecoder decodierten
Schreibdaten- und/oder Befehlseinheiten eingerichtete Zwischenspeichereinrichtung,
die im Empfangsweg zwischen dem Framedecoder und dem Speicherkern
angeordnet ist und die ein eine Vielzahl Speicheradressen umfassendes
Zellenarray und eine durch vom Framedecoder aus vom Speichercontroller
gelieferten Signalframes decodierte Adressensignale beaufschlagte
Adressier- und Selektorschaltung zur Adressierung des Zellenarrays und
zur Datenauswahl in das/aus dem Zellenarray aufweist.
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- 1
- Halbleiterspeicherchip
- 2
- Empfangsschnittstelleneinrichtung
- 3
- Framedecoder
- 4
- Zwischenspeichereinrichtung
- 5
- Speicherkern
- 10
- Zellenarray
der Zwischenspeichereinrichtung 4
- 11
- Adressenpointer
- 12
- Framezähler
- 13
- Zwischenspeicherschreibselektor
- 14
- Zwischenspeicherleseselektor
- WD1,
WD2, WD3
- Schreibdateneinheiten
- DM
- Datenmaskierbits
und -signalframe
- WR1,
WR2, WR3
- Schreibsignalframes
- WR-RET
- Leseanforderung
aus der Zwischenspeichereinrichtung
- Z1–Z7
- Zustände