DE2630711A1 - Speichersteuersystem - Google Patents

Description

FRAWK KRUGLINSKI, Faramus, New Jersey, USA
MICHAEL LAWIA, Hackensack, New Jersey, USA
SAMI HENIG, Clifton, New Jersey, USA

Speichersteuersystem Zusammenfassung;

Eine Gruppe von asynchronen Speichern sind miteinander an eine
Zentraleinheit (CFU) \jnd an den Eingabe/Ausgabe-Anschluß (I/O-AnSchluß) (Datenkanal) in einem Minicomputer verbunden. Die
Speicher geben "sich die Hände gebende" bzw. einander beeinflussende (hand shaking) Signale in den Datenkanal und die CFU mit
Hilfe eines gemeinsamen Signalisiersystems, das gemeinsame Signalisierleitungen besitzt, von denen eine Leitung mit dem Datenkanal und eine Leitung mit der CFU verbunden ist, um den Zustand eines der Speicher in Abhängigkeit von dem Speicher, der adressierist, durch Erkennen von Anfragen durch den Speicher in bezug auf eine Datenvielfachleitung und durch Anzeige der Aufnahme von Daten durch den Speicher zu definieren. Die CPU und der Datenkanal ihrerseits signalisieren jeden der Speicher mit Hilfe eines gemeinsamen Satzes von Signalleitungen, um den Zustand eines jeden Speichers zu bestimmen und den Ausgang der vorerwähnten Speichersignale zu verursachen.

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Konto: Bayerische Vereinsbank (BLZ 750 20073) 5 804248 Postscheckkonto München 893 69 - 801

Gerichtsstand Regensburg

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Die Erfindung bezieht sich auf die Steuerung der Signalisierung von Minicomputer-Speichern und insbesondere auf die Steuerung der Signalisierung zur Anzeige des Zustandes von asynchronen Speichern in einem Mini computer.

Bei Minicomputern ist es erwünscht, eine möglichst geringe Anzahl von Steuerleitern zwischen räumlich getrennten Stromkreiseinheiten zu haben. Insbesondere soll die geringstmögliche Anzahl ve:"; Sinnali si erlei tern zwischen asynchronen Speichereinheiten und den Einrichtungen, die sie bedienen,vorhanden sein. Asynchrone Speicher sina Speicher, die durch ihre eigenen Zeitsteuersignale und unabhängig von dem übrigen Teil des Computers arbeiten. Derartige asynchrone Speicher ergeben eine größere Flexibilität bei der Computerauslegung und der Arbeitsweise, da ihre Zeitsteuerung nicht vorher mit der Zeitsteuerung des übrigen Teiles des Computers koordiniert werden muß, wie dies bei synchronen Speichern erforderlich ist, und da Speichereinheiten mit unterschiedlichen Zeitsteuerungen hinzugefügt oder weggenommen werden können.

Eines der wesentlichen Probleme bei asynchronen Speichern besteht darin, daß ihre Arbeitsweise dauernd mit der Arbeitsweise der CFU und jeder I/O-Einrichtung koordiniert sein muß. Diese Koordinierung ist außerordentlich wichtig, da es unerwünscht ist, daß Signale in einen Speicher eingegeben werden oder Signale Daten aus einem Speicher abrufen, wenn der Speicher andere Daten verarbeitet. Für diese Koordinierungsfunktion ist es üblich, eine Vielzahl unterschiedlicher Signalleiter aus jedem Speicher vorzusehen, so daß der Zustand des Speichers bestimmt werden kann. Dies macht jedoch eine getrennte Signalleitung und ein getrenntes Signal für jeden Zustand einer jeden Speicherbaueinheit notwendig. Auf diese Weise werden eine große Vielzahl von Signalleitern zwischen der CPU,. dem Datenkanal und jedem Speicher erhalten. Dieses Problem ist noch gravierender, wenn Speicher mit doppelter Öffnung verwendet werden (Speicher mit doppelter Öffnung können in gleicher Weise über die eine oder andere Öffnung arbeiten). Bei

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derartigen Speichern können zwei unterschiedliche Speicherbaueinheiten über ihre Öffnungen gleichzeitig zugegriffen werden, damit Datenverarbextungszeit eingespart wird.Wenn derartige Speicher mit Doppelöffnung verwendet werden, ist es erwünscht, einen einzelnen Satz von Signalen zu haben, der der gleichen entsprechenden Öffnung für jede Gruppe von Speicherbaueinheiten entspricht, anstatt getrennter Signale für jede getrennte Baueinheit. Es ist somit für eine wirksame Einrichtung zur Koordinierung erwünscht, einen Speicher mit einer Vielzahl von asynchronen Speicherbau-einheiten mit einem Datenanal und einer CPU zur Verfügung zu haben und eine einzige Zweirichtungs-Datenleitung sowohl für die Daten und für die Adresse zu verwenden, so daß die geringstmögliche Anzahl von Signalen und Signalleitern verwendet werden.

Mit vorliegender Erfindung soll ein Signalsteuersystem für asynchrone Speicher mit einer Vielzahl von Spexcherbaueinhexten und einer einzigen Zweirichtungs-Datenleitung für Adresse und Daten aus der CPU vorgesehen werden, so daß die geringstmögliche Anzahl von Signalisierleitern für die möglichst wirksame Übertragung von Information verwendet wird.

Ferner soll mit vorliegender Erfindung ein effektives System für einen Speicher vorgeschlagen werden, bei dem der Zustand einer jeden Speicherbaueinheit durch ein Signal angezeigt wird, das unter unterschiedlichen Betriebsartbedingungen (z.B. Lesen, Schreiben, Erhöhen und Erniedrigen) längs der gleichen Signalleitung erzeugt wird.

Ferner soll mit vorliegender Erfindung ein Steuersystem vorgeschlagen werden, bei dem der Zustand d»r Speicherbaueinheiten für die Verfügbarkeit des Speichers, die Erkennung von Anfragen, die Verfügbarkeit von Daten und das Erkennen der Aufnahme von Daten über ein und dieselbe Signalleitung angezeigt wird.

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Ziel der Erfindung ist auch ein Steuersystem, bei dem alle Einheiten des Speichers durch die CPU und den Datenkanal über das gleiche Steuersystem signalisiert werden können.

Gemäß der Erfindung wird hierzu eine Steuerschaltung eines asynchronen Speichers vorgeschlagen, bei dem ein Signal über eine Signalleitung erzeugt wird, um den Zustand einer Speicherbaueinheit anzuzeigen, um Anfragen zu erkennen, um die Verfügbarkeit von gespeicherten Daten zu bestimmen, und die Aufnahme von Daten anzuzeigen. Die charakteristischen Eigenschaften des Signales (auflaufende und ablaufende Kanten) zeigen diese unterschiedlichen Bedingungen in Abhängigkeit von der Betriebsart an (Lesen, Schreiben, Erhöhen oder Erniedrigen).

Nachstehend wird die Erfindung in Verbindung mit der Zeichnung anhand eines Ausführungsbeispieles beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild der Speicher-Halbleiter und Kern, CPU, Datenverarbeitungseinrichtung, I/O-Einrichtungen,

Fig. IA ein Blockschaltbild eines Teiles des Mikroprozessors im Detail,

Fig. 2A und 2B detaillierte Schaltungsdiagramme nach der Erfindung,

Fig. 3-6 Flußdiagramme, die die einander beeinflussenden (hand shaking) Signale zeigen,

Fig. 7-10 Zeitsteuerdiagramme, die die einander beeinflussenden Signale zeigen. Die Pfeile in den Diagrammen geben an, daß eine Kante eines Signales die Kante eines anderen Signales triggert.

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Die Erfindung bezieht sich auf eine Steuereinrichtung für einen Speicher in einen Minicomputer. Der Speicher, der im einzelnen nachstehend beschrieben wird, kann ein an sich bekannter Speicher, ein Kernspeicher, ein Halbleiterspeicher, wie z.B. ein MOS-Speicher, oder aber eine Kombination derartiger Speicher sein. Es handelt sich um einen asnchronen Speicher (d.h. ein Speicher, der seine eigene Zeitsteuerung unabhängig von den übrigen Teilen eines Minicomputers hat, z.B_o der CPU und Datenkanälen, und der aus einer Vielzahl von Baueinheiten besteht). Die Signale, die durch diese Steuerung im Speicher erzeugt v/erden, werden als "einander beeinflussende" (hand shaking) Signale bezeichnet. Der Ausdruck "einander beeinflussend" gibt an, daß ein konstanter Austausch von Signalen zwischen den Speicherbauteinheiten und der CPU oder dem Datenkanal gegeben ist. Diese Rückwärts- und

jeden

Vorwärtssignalisierung bestimmt den Zustand einer Speicherbaueinheit und insbesondere die Zugänglichkeit zu Zugriffsdaten, die Verfügbarkeit von Daten und die Aufnahme von Daten.

Der Baustein zeigt an, wann er verfübar ist, um Daten aufzunehmen, und wann die Daten, die er hält, angefragt und verfügbar sind. Der erste Schritt in dec Arbeitsweise des Systems besteht darin, daß eine ausgewählte Baueinheit geprüft wird, damit gewährleistet ist, daß es sich um die Speicherbaueinheit handelt, die zugegriffen werden soll. Das System, das in der Zeichnung dargestellt ist, arbeitet mit einer Vielzahl von Speicherbaueinheiten. Somit ist es erforderlich, daß der Baustein, der durch die Daten oder die Adresse zugegriffen wird, der gewünschte Speicherbaustein ist. Es wird dann ein Signal aus einer der I/O-Einrichtungen oder der CPU gesendet, um die ausgewählte Baueinheit zu starten. Wenn ein Zugriff zum Speicher erfolgt ist und der Speicher in Betrieb ist, zeigt der Speicher dieses Systems an, daß er in Betrieb ist und daß er die einkommenden Signale sperrt. Ist die Baueinheit nicht in Betrieb, spricht sie durch Erkennen der Anfrage an, so daß angezeigt wird, daß sie zur Verfugung steht. Die CPU oder der Datenkanal zeigt dann an,.daß die Daten auf einer Signalleitung sind und in die

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Baueinheit gesendet werden, oder die Baueinheit zeigt an, daß sie Daten für die CPU oder I/O-Einrichtung zur Verfügung hat oder andere Funktionen abhängig von der Punktionsbetriebsart des Rechners durchführt. Diese Betriebsart bestimmt auch die Bedeutung der Signale. Die Betriebsarten können beispielsweise Lesen, Schreiben, Erhöhen, Erniedrigen, Lesen oder Schreiben des linken Bytes und Lesen oder Schreiben des rechten Bytes sein.

Pig. 1 s:eigt im Blockdiagramm die verschiedenen Daten- und Steuersignalpfade zwischen CPU, Speicher und Datenkanal einschließlich der I/O—Einrichtungen.

VJie vor-stehend erwähnt, ist der Speicher vorzugsweise ein asynchroner Speicher, der aus einer Vielzahl von getrennten Speicherbaueinheiten besteht, deren jeder getrennt adressierbar ist. Der Speicher kann ein an sich bekannter Speicher sein, z.B. ganz aus Halbleiter—Baueinheiten oder ganz aus Kern—Baueinheiten oder einer Kombination davon bestehen.

Bei der beschriebenen Ausführungsform ist einer der Speicher ein Halbleiter-Speicher 2 und der andere ein Kernspeicher 6. Der Halbleiter-Speicher 2, der aus einer Vielzahl von MOS-Chips bestehen kann, ist mit einer Speichersteuerung 4 verbunden. Die Speichersteuerung 4 erzeugt das interne Zeitverhalten für den Datenfluß in den Speicher 2, in und aus dem Speicher 2 und steuert auch die Steuersignale in den Speicher 2 und aus dem und in dem Speicher 2. Die Arbeitsweise dieser Steuersignale wird weiter unten in bezug auf eine einzige Speicherbaueinheit im Speicher 2 näher beschrieben. Ein Kernspeicher 6 und seine Speichersteuerung 8 sind in Fig. 1 gezeigt. Eine Zentralverarbeitungseinheit bzw. Zentraleinheit (CPU) IO, ein Datenkanal (I/O-Mikrokontroller) 14 und I/O-Einrichtung en 16 und 18 sind in Fig. 1 dargestellt. CPU IO kann einen Mikroprozessor 12, einen Akkumulator 2O, eine arithmetische logische Einheit (ALU) 22, Multiplexer 24 und 36, ein Instruktionsregister 26, ein

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Sreicherdatenregister 28, ein Adressenregister 30, ein Speicherdatengabter 32 und ein I/O-Pfad-Gatter 34 aufweisen.

In bezug auf die CPU 10 ist α er Akkumulator 20 über Daten·: fade und 41 mit der ALU 22 verbanden. Die ALU 22 führt arithmetische Funktionen ir> bekannter Weise aus, während der Akkunul ahor 20 die durch die ALU 22 zu verarbeitenden Daten speichert. Der Multiplexer 24 nimmt die Daten aus der ALU 22 über den Datenpfad 42 auf. Er kann die Daten direkt hindurchleiten, sie nach links (mit zv/ei multiplizieren) verschieben, sie nach rechts (durch 2 dividieren), verschieben oder acht Bits mit den anderen acht Bits in einem Wort von 16 Bits austauschen. Dies sind an sich bekannte Funktionen, deren Zweck der Vereinfachung der Verarbeitung von Daten dient.

Das Instruktionsregister 26 nimmt Instruktionen in Serie längs der Pfade 43, 44 (Speichervielfachleitung), 45, 46 aus einem Speicher 2 und längs Pfaden 48, 49, 45 und 46 aus dem anderen Speicher 6 auf. Die Instruktionen, die von dem Instruktionsregister 26 aufgenommen werden, werden in den Mikrokontroller 12 über den Datenpfad 47 eingegeben. Aus den Speichern 2 und 6 wird Information auf Pfaden 43, 44, 45, 46 und 48 über die Leitung durch das Speicherdatenregister 28 aufgenommen. Das Speicherdatenregister 28 führt diese Information über den Ffad 50 in den Multiplexer 36. Der Multiplexer 36 gibt diese Information längs der Pfade 60 und 40 in die ALU 22. Das Adressenregister 30 nimmt Daten aus dem. Multiplexer 24 längs des Daten]: fades 52, 53, 54 auf. Das Adressenregister 30 gibt diese Daten in die Speicher und 6 längs der Pfade 55, 56, (I/0-Vielfachleitung) 51, 57, 44 und 43 (Speicher 2) und 55, 56, (I/0-Vielfachleitung) 51, 53, 41 und 48 (Speicher 6). Das Speicherdatengatter 32 nimmt Daten aus dem Multiplexer 24 über den Pfad 52, 5 3 und 59 auf. In entsprechender Weise nimmt das I/O-Pfad-Gatter Daten aus dem Multiplexer 24 längs des Pfades 52 und 53 auf. Das Datenspeichergatter 32 gattert aufgenommene Information über Pfade 56, (I/0-Vielfachleitung) 51, 57, 44 und 4 3 (in den einen Speicher 2) und Pfade 56,

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(I/O-Vielfachleitung) 51, 53, 49 und 48 (in den anderen Speicher 6), Der Ausgang des I/O-Pfad-Gatters 34 wird in ähnlicher V/eise längs der I/O-Vielfachleitunc 51 und danut in gleicher V/eise wie die Daten aus dem Speichergatter 32 in die Speicher 2 und 6 geführt.

Die Datenpfade zwischen den Speichern 2 und 6, dem Datenkanal (I/O-Mikrokontroller) 14, den I/0-Einrichtungen 16 und 18 und der CFU 10, sowie die Steuersignalpfade zwischen den Speichern 2 und 6, die Datenkanal-I/O-Einrichtungen 16 und 18 und die CFU IC sind in Fig. 1 gezeigt. Die Speicher 2 und 6 können solche Daten aus dem Datenregister 28 über Multiplexer 36, ALU 22 und das Speicherdatengatter 32 aufnehmen. Daten können auch von den I/0-Einrichtungen 16 und 18 längs Pfaden 61 und 62 und in die I/O-Leitung 51 aufgenommen werden. Die Speicher 2 und 6 können auch Daten enthalten, wenn sie ursprünglich mit dem Rechner verbun d en war en.

Die Signalisierung aus den Speichern 2 und 6 und in die Speicher 2 und 6 werden nachstehend erläutert. Der Speicher 2 nimmt ein Signal aus der Speichersteuerung 4 längs des Signalpfades 63 auf (dieses Signal wie auch die anderer. Steuersignale haben eine Bitbreite, wie sie benötigt wird, wobei die Bitbreite üblicherweise zwischen zwei und 24 Bits liegt). Die Steuerung ergibt auch Signale längs der Leitungen 64, 65 und 66 in ein Adreseen-

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register xm Addierer 68 und ein Datenregister 69. Grundsätzlich ist die Funktion dieser drei Einheiten folgende: Die I/O-Einrichtungen 16 und 18 ergeben Daten längs der Pfade 61 und 62 und dann der Pfade 51 und 70 in einen Multiplexer 71. Der Multiplexer 71 gibt diese Information über den Pfad 72, das Datenregister 69, den Pfad 73, den Addierer 68, den Pfad 43 in den Speicher 2. Information aus dem Speicher 2 folgt dem gleichen Pfad in umgekehrter Richtung in die I/0-Einrichtungen 16 und Information wird auch aufgenommen und in die CPU 10 aus dem Speicher 2 über Leitung 43, Addierer 68, Leitung 73, Register 69, Leitung 72, Multiplexer 71 und Speieherdatenleitung 45 übertragen. Das Adressenregister 67 bezeichnet eine bestimmte Adresse

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im Speicher 2, das Datenregister 69 überträgt Daten aus dem Speicher 2 und in den Speicher 2. Der Addierer 63 kann die Daten, die cus dem Datenregister 69 abgegeben v/erden, erhöhen oder erniedrigen. Eine Erhöhung oder Erniedrigung in üblicher Weise bezieht sJbh auf die Addition oder Subtraktion einer.Einheit von den zu übertragenden Daten.

Das Signal aus der Speichersteuerung 4 in das Adressenregister 67 längs des Pfades 65 bewirkt, daß das Datenregister 67 die Adressendaten längs eines Pfades 74' in den Speicher 2 überträgt. Ein Signal längs des Pfades 66 aus der Speicher-Steuerung 4 ir> das Datenregister 69 bewirkt, daß die Daten im Datenregister in den Addierer 68 (im Schreibbetrieb) eingegeben oder die Daten im Addierer 68 in das Datenregister 69 (im Lesebetrieb) eingegeben werden, und zwar längs des gleichen Pfades 73. Das Signal aus der Speichersteuerung 4 in den Addierer 69 bewirkt, daß der Addierer 68 die Daten aus dem Datenregister 69 erhöht oder erniedrigt. Die Daten aus dem Addierer 68 können in eine der Spei ch er leitungen 45 längs der Pfade 43, 44 (im Sclireibbetrieb) oder in die I/O-Leitung 51 längs der Pfade 4 3, 44 und (im Schreibbetrieb) oder in beide Leitungen 51 und 45 {Erhöhen und Erniedrigen) eingegeben werden. Daten werden von dem Daten— register 69 aus der I/O-Leitung 51 oder der Speicherleitung 45 über den Multiplexer 71 aufgenommen. Daten aus dem Speicher 2 werden in das Datenregister 69 über den Addierer 68 im Lesebetrieb übertragen. Die Speichersteuerung 4 nimmt die Signale aus einem Mikroprozessor 12 längs der Eignalpide 74, 76 und 78 oder aus einem Datenkanal ίΙ/0-Mikrokontroller 14) längs der Pfade 78' 80 und 82 auf und sendet ein Signal längs der Pfade 84 und 85 in den Mikroprozessor 12 sowie längs der Pfade 86 und 88 in den Datenkanal ίΐ/0-Mikrokontroller 14). Die Datenleiter in das Adressenregister sind 1Ol und 10 3 aus der I/O-Leitung und der Speicherleitung 45,

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Der Kernspeicher 6 und die zugehörige Speichersteuerung 8 zusammen mit dem Adressenregister 90, dem Addierer 92, dem Multiplexer 9 3 und dem Datenregister 94 sind in gleicher Weise wie ähnliche Einrichtungen 67, 68, 69, 71 niit dem Halbleiterspeicher 2, der weiter oben beschrieben ist, in Zusammenhahng. Die Steuersignale aus der Kernspeichersteuerung 8 werden längs der Signalpfade 100, 98 und 96 in das Datenregister 90, den Addierer 92 und das Adressenregister 94 gebracht. Die Datenleitung aus dem Datenregister 94 in den Addierer 92 ist 106, Eingang und Ausgang. Der Eingang aus dem Addierer 92 in den Kernspeicher 6 verläuft mit dem Pfad 48. Daten aus dem Addierer 92 werden in die 1/0-Leitung 51 eingegeben und die Speicherleitung 45 längs der Leiter 112 und 49. Wie bei dem MOS-Speicher 2 ist der Multiplexer 93 zwischen dem Adressenregister 94 und den Eingängen aus der CPU 10 und der I/O-Leitung 51 sowie der Speieherleitung 45 angeordnet. Die Signale in die Speichersteuerung 8 werden über die Leitung 74 und 108, 76 und 109 sowie 78 und 110 aus dem Mikroprozessor 12 und längs der Leiter 84 und 87, 85 und 89 aus der Speichersteuerung 8 in den Mikroprozessor 12 und längs der Leiter 86 und 83 sowie 88 und 81 in den Datenkanal (Mikrokontroller 14) geführt.

Das Steuersignal aus der vorderen Tafel 9 zum Mikrokontroller läuft über den Pfad 114, und die Signale aus dem Mikroprozessor 12 und dem Datenkanalprozessor 14 laufen in die I/0-Einrichtungen längs der Leiter 340.

Einander beeinflussende (handshaking) Signale

Diese Signale sind in den Figuren 7-10 mit Pfeilen dargestellt, die anzeigen, wann eine Kante eines Signales (ein Übergang von niedrig nach hoch, oder umgekehrt) eine Erzeugung einer Kante eines anderen Signales ergibt.

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Signale aus dem Speicher in die CPU

CPBP (Zen tr al verarbei tungs einheit- Besetzt Impuls).

CPBP (in den Figuren 7 und 8) ist das Signal aus dem Speicher in die C PU in den Lese-, Schreib- und Erhöhungs- und Erniedrigungs-Betriebsarten. Dieses Signal wird von den Speichern 2 und 6 erzeugt und lärrp der Leitung 84 in den gleichen Anschluß des Mikroprzessors 12 eingegeben, unabhängig davon, welcher Speicher 2 oder 6 das Signal erzeugt. Dieses Signal ist ein gepulstes Signal mit einer auflaufenden Kante (Spannungsübergang von hoch nach niedrig) und einer ablaufenden Kante. Im Lesebetrieb (Fig. 8) bestätigt die auflaufende Kante 510 das Signal aus der CPU IO und fordert die CPU 10 auf, die Speieherleitung 45 freizumachen, so daß Daten längs der Speicherleitung 45 in die CPU IO übertragen werden können. Bei dieser Betriebsart bestätigt die ablaufende Kante 512 (Spannungsübertjang von niedrig nach hoch), daß die Daten aus dem Speicher 2 und 6 auf der Bpeicherleitung 45 sind und von der Speieherleitung 45 durch die CPU IO zugegriffen werden können. Im Schreibbetrieb bestätigt die auflaufende Kante 514 des Signales die Schreibanforderung aus der CPU 10 und teilt der CPU 10 mit, daß die Adresseninformation für die Schreibinstruktion aus der Speicherleitung 45 entfernt und die Schreibdaten auf die Speicherleitung 45 gegeben werden sollen. Die ablaufende Kante 516 dieses Signales im Schreibbetrieb bestätigt, daß die Schreibdaten aus der CPU 10 von dem Speicher 2 oder 6 aufgenommen worden sind. Bei diesen Erhöhungs- und Erniedrigungs-Betriebsarten bestätigt die auflaufende Kante des Signales die Anforderung aus der CPU 10, und die ablaufende Kante gibt an, daß Daten wie im Lesebetrieb zur Verfügung stehen. Dieses Signal ist ein einzelnes Signal über eine einzelne Leitung, die das gesamte Ansprechen eines jeden der Speicher 2 und 6 auf die Anforderungen von CPU IO

an—
in allen Betriebsarten zeigt. Das gleiche einzelne Signal wird von jedem der Speicher 2 und 6 -verwendet. Anders als dieses Signal ist nur ein anderes Untersignal (CPACK) aus dem Speicher 2 oder 6 in die CPU 10 vorhanden, und dieses dient nur zur

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Anzeige, daß der adressierte Speicher existiert. Dieses Signal und die anderen Signale sind in den Figuren 7 und 8 für den Fall gezeigt, daß der Speicher in Betrieb bzw. besetzt ist.

CPACK (Zentralverarbeitunqsqerät-Bestätiqunq).

CPACK (Figuren 7 und 8) ist ein Signal aus dem Speicher 2 oder 6, das in die CPU 10 im Lese-, Schreib- und Erhöhungs- sowie Erniedrigungs-Betrieb adressiert war. Es wird über die Leitung 85 geführt., Ein niedriges Signal 518 (niedrig bedeutet echt) zeigt bei allen Betriebsarten an, daß der Speicher 2 oder 6, der adressiert worden ist, existiert. Es kann eine Vielzahl von Speichern vorhanden sdn. Nur der eine Speicher, der adressiert ist, erzeugt jedoch dieses Signal. Ein hohes Signal, das ein Nein-Signal ist, zeigt in allen Betriebsarten an, daß der Speicher 2 oder 6, der adressiert worden ist, nicht existiert (er ist beispielsweise nicht angesteckt).

Signale aus CPU 10 zum Speicher 2 oder 6 SMCPU (Starten des Speichers aus CPU)

SMCPU (Figuren 7 und 8) ist das Signal aus der CPU 10 in den Speicher 2 oder 6 in der Lese-, Schreib- und Erhöhungs- sowie Erniedrigungsbetriebsart. Dieses Signal wird von der CPU IO erzeugt und in den Speicher 2 oder 6 längs der Leitung 74 eingegeben. Das Signal ist ein gepulstes Signal und seine auflaufende Kante 520 in der Lese-, Schreib- und Erhöhungs- sowie Erniedrigungs-Betriebsart zeigt an, daß die CPU 10 eine Bedienung des Speichers 2 oder 6 anfordert.

DRMB (Antriebspeicherleitunq)

DRMB (Figuren 7 und 8) ist das Signal aus der CPU 10 in den Speicher 2 oder 6 in der Lese- und Erhöhungs- sowie Erniedrigungs-Betriebsart. Es wird längs der Leitung 76 eingegeben. Es wird

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nicht in Schreibbetriebsart erzeugt. Wenn das Signal ein hohes Signal 522 ist (ein hohes echtes Signal), instruiert es den Speicher 2 oder 6 in der Lese- und in der Erhöhungs- sowie Erniedrigungs-Betriebsart, damit die Daten, die aus der CPU IO zugegriffen worden sind, auf der Leitung 45 gehalten werden. Ein niedriges Signal 524 (das in diesem Falle kein Signal ist) instruiert den Speicher 2 oder 6, daß keine Daten auf die Leitung 45 gegeben werden, da die CPU 10 die Leitung 45 zu verwenden wünscht. Die ablaufende Kante dieses Signales 526 sowohl in der Lese- als auch in der Erhöhungs- und Erniedrigungs-Betriebsart zeigt dem Speicher 2 oder 6 an, daß die Daten freigegeben werden, die der Speicher auf der Leitung 45 gehäLten hat. Die Zeitsteuerung der auflaufenden Kante dieses Signales hat keine Bedeutung für die Lese- und Erhöhungs- oder Erniedrigungs-Betriebsarten.

CPDTE (Zentrale Datenverarbeitungseinheit-Datenkante)

CPDTE ist ein Signal aus der CPU'10 zum Speicher, das nur in der Schreibbetriebsart verwendet wird. Es ist der Eingang zum Speicher längs der Linie 78. Dieses Signal hat keine Bedeutung für die Lese- oder Erhöhungs- und Erniedrigungs-Betriebsart. Die auflaufende Kante des Signales 528 hat dem Speicher 2 und signalisiert, daß die von der CPU 10 zum Speicher 2 oder 6 gegebenen Daten auf der Leitung 45 sind. Das Zeitverhalten der ablaufenden Kante hat keine Bedeutung.

Betriebsartsiqnale

Betriebsartsteuersignale sind drei Signale aus der CPU IO zu den Speichern 2 und 6, um die in der nachstehenden Tabelle angegebene Betriebsart anzuzeigen, wobei 0 den hohen Zustand und 1 den niedrigen (echten) Zustand bedeutet. Sie werden verwendet, wenn die CPU 10 den Betrieb entweder des Speichers 2 oder 6 erfordert.

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Betriebsart-Steuersignal MO Ml M2_

Lesen CO 0

Schreiben 10 0

Erhöhung 0 1 0

Erniedrigung 11 0

RL (Lesen links) 0 0 1

RR (Lesen rechts) 10 1

WL (Schreiben links) 0 1 l

WR (Schreiben rechts). 1 1 1

Signale aus dem Speicher in den Datenkanal DCBP (Datenkanal-Tätig-Impulse)

DCBP (Figuren 9 und 10) ist das identische Signal zu DPBP und ist zwischen der DatenkanalVerarbeitungseinrichtung 10 und dem Speicher 2 und 6 anstelle von CPU 10 und Speicher 2 und 6. Es wird in den Datenkanal (I/O-Mikrokontroller) 14 längs der Leitung 80 eingegeben.

SMDCH (Start-Speicher-Datenkanal)

SMDCH (Figuren 9 und 10) ist das identische Signal zu SMCPU und ist zwischen dem Datenkanal (I/O-Mikrokontroller) 14 und dem Speicher 2 und 6. .Es wird längs der Leitung 75 in den Speicherkanal 4 und längs der Leiter 75 und 77 in die Speichersteuerung eingegeben.

DCHDRIO (Datenkanal-Antrieb I/O)

DCHDRIO (Figuren 9 und 10) ist identisch mit DRMB und ist zwischen dem I/O-Mikrokontroller 14 und der Speichersteuerung 4 längs des Pfades 82 und der Pfade 82 und 8 3 zur Speichersteuerung 8. DCDTE (Datenkanal«-Datenkante)

DCDTE (Figuren 9 und 10) ist identisch mit CPDTE und ist zwischen dem Datenkanal (I/O-Mikrokontroller) 14 und der Speichersteuerung 4 und 8 längs der Pfade 101 und -1103.
DCACK (Datenkanal Bestätigen)

DCACK (Figuren 9 und 10) ist identisch mit CPACK und ist zwischen der Speichersteuerung 4 und 8 und dem Datenkanal (I/O-Mikrokontroller 14) längs des Pfades 89.

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Die Betriebsart-Steuersignale sind identisch mit den Betriebsart-Steuersignalen für die CPU 10, mit der Ausnahme, daß die Signale anstatt von dem I/O-Mikrokontroller 14, wie alle anderen Datenkanal signale, die einander beeinflussen (handshaking) von den I/O-Einrichtungen 16 und 18 selbst erzeugt werden und längs der Leitung 88 eingegeben v/erden.

Größere logische Blöcke des Speichers

Zweckmäßigerweise sind die größeren logischen Blöcke im Speicher aufgebrochen worden (wie in Fig. 2A gezeigt), so daß ihre Funktion einfach verstanden werden kann.

Die Entscheidungseinheit AU bestimmt, ob die richtige Speichereinheit adressiert wird. Dies geschieht durch Prüfen eines internen Speicher-Tätig-Signales (das Signal zeigt an, ob der Speicher tätig ist oder nicht) und durch Verwendung der Signale SMCPU und SMDCH, wie nachstehend beschrieben wird. Wenn Speicher mit doppelter Öffnung verwendet werden, kann entschieden werden, welche Speicheröffnung verwendet wird, und zwar in Abhängigkeit von einem Speicher-Fehlerkennzeichen. Es wird auch DCACK und DPACK in Abhängigkeit entweder von SMCPU oder SMDCH abgegeben, um anzuzeigen daß die Adresse in der Speicherleitung in diesem Speicher vornanden ist.

Dies erzeugt die CPBP-und DCPB-Signale und schickt sie in die CPU 10 in Abhängigkeit von einem Signal aus der Entscheidungseinheit AU und den anderen internen Speichersignalen, um den Speicher zu starten.
TG (Zeitsteuergenerator)

Der Zeitsteuergenerator TG steuert die interne Zeitsteuerung des Speichers in Abhängigkeit von einem Startspeichersignal aus der Entscheidungseinheit AU und den Betriebsartsignal en aus den Betriebsartsteuer- und anderen Signalen. MU (Speichereinheit)

Dies ist die Speichereinheit, die aus einer Vielzahl von herkömmlichen Speichern mit doppelter Öffnung besteht, wobei alle

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rechten Öffnungen des Speichers 2 miteinander und mit dem übrigen Teil der Speicheröffnungen in der nachstehend angegebenen Weise verbunden sind. Die linken Öffnungen sind in ähnlicher Weise miteinander und mit einem System, das identisch mit dem der rechten Öffnungen ist, verbunden. Aus Zweckmäßigkeitsgruaen ist jedoch nur eines der beiden Systeme von Öffnungen gezeigt. BC (Datenschaltung)

Diese Einheit steuert das Eingeben und Herausnehmen von Daten auf der Speicherleitung 45.
MD (Betriebsartsteueruna)

MD ist das Betriebsartsteuersignal, das die Betriebsartsignale aus der CPU 10 und dem .Datenkanal 14 in den Speicher 2 eingibt.

Größere logische Blöcke in der CPU 10 (Fig. 2B)

Der Mikroprozessor 12 erzeugt die Steuersignale zur Steuerung der CPU 10. Damit wird PM REQ erzeugt, nämlich das Signal in dem Speicher 2, um den Speicher zu starten, und es wird die Erzeugung der Betriebsartsignale in den Betriebsartgenerator bewirkt. Auch wird das Rücksetzen von DRMB bewirkt, wie nachstehend beschrieben wird.
CM

Die CPU-Speichersteuerung steuert das Wirksammachen oder Unwirksanunachen der CPU-Adresse und Daten auf der MBO-Leitung während eines Speicherzyklus, indem Signale in den Adressengenerator und die Datengatter gesendet werden. Sie steuert auch die Anfrage in einen Speicher, indem ein Signal in die Synchronisiereinrichtung gesendet wird, wie nachstehend beschrieben wird. Sie erzeugt DPDTE und DRMB, und steuert diese Signale, die auf der Information aus der CPU, dem Mikroprozessor, DPBP und CPACK basieren. AG

Der Adressengenerator sendet eine Adresse über die MBO-Leitung in den Speicher für jeden Speicherzyklus. Dies basiert auf einem Steuersignal aus CM.

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Der Betriebsartgenerator sendet Betriebsartsignale in den Speicher.

Die Synchroni si er schaltung sendet SMCPU und'-SMBCH-uad-gewahrteist-etdaß sie nicht gleichzeitig gesendet werden.

Detaillierte Beschreibung der einander beeinflussenden (handshaking! Signale.

Diese Sigeaie Beschreibung wird in Verbindung mit dem Halbleiterspeicher 2 und der Steuerung 4 sowie der zugehörigen Geräteeinrichtung vorgenommen. Sie gilt jedoch ebenso für den Kernspeicher 6 und seine Steuerung 8 sowie die zugeordnete Geräteeinrichtung. Die folgende. Beschreibung erläutert die Zwischenverbindungen zwischen einer einzelnen Öffnung einer Speicherbaueinheit und den übrigen Öffnungen des Speichers 2 und der CPU 10. Die gleiche Erläuterung trifft jedoch auch für die andere Öffnung des Speichers 2 und auf andere Mehrfachspeicher zu. Grundsätzlich sind, wenn Speicher mit doppelter Öffnung verwendet werden, alle rechten Öffnungen mit dem übrigen Teil des Speichers 2 und alle linken Öffnungen mit einem Duplikatsatz von Steuerungen für diese Öffnungen verbunden. Der Datenkanal ist ferner im Betrieb identisch mit der CPU 10, soweit es die Speicher betrifft, und deshalb wird hier^auf - der Einfachheit halber nur kurz eingegangen und auf eine ins einaö-ne gehende Beschreibung verzichtet.

Signale zwischen dem Speicher und der CPU

CPBP SMCPU

Das Instruktionsregister 26 nimmt eine Instruktion aus der Speichersteuerung 4 oder 8 auf. Das Instruktionsregister 26, das ein Einwortspeicher (eine Gruppe-von ICs) ist, erzeugt ein Signal auf dem Pfad 47 zur Instruktionsdecodiersteuerung 120, die im Mikroprozessor 12 angeordnet ist (Fig» IA). Die Instruktionsdekodiereinheit 120 besteht aus einer Gruppe von ICs, die das Signal aus dem Instruktionsregister 26 in eine Anfangsstartadresse für das Mikroprogramm dekodieren, das den Arbeitsvorgang

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steuert. Dieses Signal wird in einen Mikro-ROM 124 gegattert, der das Mikroprogramm enthält. Dieses Mikroprogramm wird zu Beginn in den Mikro-ROM fest eingegeben. Kombiniert mit der Decodierinstruktion aus der Decodiereinheit 120 sind die übrigen Instruktionen. Diese Instruktionen werden aus dem Mikroprogrammzähler (PC) 126 längs der Leitung 127 in ein ODER-Glied 128 eingegeben. Die Daten (Adressen) in den PC 126 stammen aus den Mikro-ROM 124 über den Datenpfad 130. Das ODER-Glied 128 ermöglicht zuerst, daß die Adresse aus der Instruktionsdecodiereinrichtung 120 in den ROM 124 und dann die übrigen Adressen aus dem PC 126 eingegeben werden. Der PC 126 speichert die Adressen aus dem ROM 124 während der Zeit, während der die Adressen aus der Instruktionsdeco di er einheit 120 in den ROM 124 eingegeben werden. Der ROM 124 ist ein bipolarer Hochgeschwindigkeits-ROM (d.h., seine Matrix besteht aus 256 Wörtern mal 4 Bits). Nachdem diese Adressen in den EOM 124 eingegeben worden sind, werden die Adressen aus dem PC 120 eingegeben, so daß ein voller Satz von Adressen in dem ROM 124 vorhanden ist. Der ROM 124 erzeugt nun das Signal PM REQ. Dieses Signal ist ein hohes, echtes Signal, wie in Pig. 7 gezeigt. (Wie vorstehend erwähnt, geben die Pfeile in den Figuren 7-10 an, daß eine Kante eines Signales ein anderes Signal triggert). Die auflaufende Kante 500 wird wirksam, wenn der Speicher nicht tätig ist, und die auflaufende Kante 501 wird wirksam, wenn der Speicher tätig ist. Das Signal ist im Lesezyklus das gleiche wie in Fig. 8 gezeigt. Das PM REQ-Signal kann in den J-Anschluß eines üblichen JK-Flip-Flop 132 (Fig. 2B) eingegeben werden, wobei der K-Anschluß auf Erde und der Takteingabeansc-hluß ein Taktimpuls ist). Dieser Flip -Flop 132 erzeugt M REQ am Q-Ausgang.. Die auflaufende Kante 502 dieses Signales wird, wie in den Figuren 7 und 8 sowohl im CPU-Schreib- als auch im Lese-Zyklus als Ergebnis des PM REQ-Signales erzeugt.

Das M REQ-Signal ist der Eingang in den D-Eingang des D-Flip-Flop 134 (Flip-Flop 134 vom D-Typ). Dieses Flip-Flop 134 wirkt in Verbindung mit Flip-Flop 366 (das nachstehend beschrieben wird) und wirkt als Synchronisiereinrichtung, um zu verhindern, daß ein CPU-Signal und ein Datenkanalsignal gleichzeitig in den Speicher 2 eingegeben werden. -

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Ein Ausgangssignal des Flip-Flopl34 ist ein hohes (echtes) Signal längs der Leitung 136 in ein UND-Glied 138. Das andere Ausgangssignal dieses Flip-Flop 134 (Q) wird nachstehend beschrieben. Das UND-Glied 138 nimmt auch ein Signal aus einer Steuerschaltung auf, das nur bewirkt, daß ein Ausgangssignal in den Speicher blockiert wird, wenn ein Vordertafelsignal vorhanden ist. Dies stellt nicht Teil vorliegender Erfindung dar. Der Ausgang des Gliedes 138 ist SMCPU. Die auflaufende Kante dieses Signales wird, wie in den
Figuren 7 und 8 gezeigt, als Ergebnis des M REQ-Signales erzeugt.

SMCPU, das ein hohes (echtes) Signal ist, wird in den Speicher
eingegeben, insbesondere in das NAND-Glied 258 (Fig. 2A). Dieses NAND-Glied 258 ist im AU vorhanden. Die anderen Eingänge in dieses NAND-Glied 258 stammen aus dem Bausteindecodierer 25 6, wobei dieser Ausgang nur echt ist, wenn die CPU 10 den Baustein AU adressiert hat. Diese Eingänge sind die Speicheradressen. Die Zeitsteuerung ist so gewählt, daß die Betriebsartsignale und Adressensignale den Speicher 2 erreicht haben, bevor sie SMCPU aufgenommen haben. Dies ist in den Figuren 7 und 8 gezeigt, wo dargestellt ist, daß das Speicheradressensignal und das Betriebsartsignal gleichzeitig wie M REQ und vor SMCPU nach hoch gehen. Der Ausgang des NAND-Gliedes 258 ist echt, wenn die CPU IO diesen
Baustein adressiert hat und SMCPU echt ist. Das Signal gelangt
durch den Inverter 260 und ist das CPACK-Signal, das nachstehend beschrieben wird, und ferner der Signalausgang aus dem Speicher
2 in die CPU 10, um anzuzeigen, daß der Speicher zur Verfugung
steht. Wie in den Figuren 7 und 8 gezeigt, wird die auflaufende
Kante dieses Signales als Ergebnis von SMCPU erzeugt. Das CPACK-Signal ist auch der Eingang in das NAND-Glied 142. Andere Signale werden ebenfalls in das NAND-Glied 142 eingegeben, von denen
eines ein Fehlerkennzeichnungssignal ist, das normalerweise hoch ist; wenn es niedrig ist, zeigt es dann, daß bestimmte Bedingungen vorhanden sind, wobei dem Datenkanal die Priorität gegeben wird. Unter diesen Bedingungen gelangt das SMCPU-Signal nicht durch das NAND-Gatter 142. Ein anderer Eingang in das NAND-Gatter 142 ergibt sich längs der Leitung 143. Ein niedriges Signal auf dieser Leitung 143 zeigt an, daß das Signal SNDCH von dem Datenkanal

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(Fig. 2B) gesendet worden ist und durch das UND-Gatter 258 (Fig. 2A) geführt worden ist. Dies blockt das SMCPU-Signal von einem Durchgang durch das UND-Glied 142 ab, so daß SMCPU nicht gleichzeitig Eingang in das Glied 150 ist. Die anderen Eingänge in das Glied 142 dienen dazu, SMCPU zu sperren, wenn es erwünscht ist, von außen zu verhindern, daß der Speicherbaustein betrieben wird.

Das niedrige Ausgangssignal aus dem Glied 142 wird über die Leitung 144 in den Inverter 148 eingegeben. Dieses Glied 142 läßt SMCPU passieren, wenn der Speicherbaustein, der adressiert worden ist, der richtige Speicherbaustein ist. Im Speicher 2 sind eine Vielzahl von Speicherbausteinen vorhanden. Das Ausgangssignal wird dabei invertiert (hochgemacht) und in das negative NOR-Glied

150 über die Leitung 149 eingegeben. Dieses niedrige Signal wird mit einem hohen Signal längs der Leitung 134¹ aus dem Datenkanal kombiniert, wie nachstehend erörtert wird. Ein Auffrischungssignal wird in dieses Glied 150 eingegeben, um die Speicher aufzufrischen. Mit anderen V/orten heißt dies, daß ein Signal erzeugt wird, wenn entweder ein Signal aus der CPU 10 oder dem I/0-Mikrokontroller 114 (Datenkanal) vorhanden ist. Ein Ausgangssignal aus diesem Glied 150 wird in ein positives NAND-Glied 152 über die Leitung

151 eingegeben. Ein Unwirksam-Signal wird ebenfalls in das NAND-Glied 152 eingegeben, um die Abgabe eines Signales zu verhindern, wenn der Speicher bereits tätig ist. Ein niedriges Signal würde anzeigen, daß ein Signal aus dem Datenkanal 14 in das Glied 150 eingegeben werderysoll. Dies wird durch ein hohes Signal aus dem Inverter 148 erreicht. Dies ist der Fall, weil das Ausgangssignal auf der Leitung 143' ein Signal daran hindert, daß es durch das Glied 142 geführt wird. Ein niedriges (echtes) Ausgangssignal SM ist dann ift der Eingang in ein Flip-Flop 154 (MGC) vom D-Typ zusammen mit einem Auffrischungssignal und einem Tätig-Signal. Das Tätig-Signal zeigt durch ein niedriges Signal an, daß der bezeichnete Speicher/tätig ist. Das SM-Signal bewirkt, daß der

Speicher mit der Verarbeitung beginnt, er bewirkt, daß M-Tätig in den CPU 10 Schreib- und Lesezyklen nach hoch geht (echt wird), wenn der Speicher nicht tätig ist (Figuren 7 und 8). Wenn der

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Speicher tätig ist, verhindert das Unwirksam-Signal, das in das Glied 152 durch das Tätig-Signal eingegeben wird, daß das "SM-Signal durch das Glied 152 erzeugt wird. Wenn ein Signal auf der Leitung 151 vorhanden ist, wegen eines Unwirksam-Signales SM nicht erzeugt wird, wird das Signal erzeugt, vjenn M-Tätig nach niedrig geht (in den Tätig-Fällen, die in den Figuren 7 und 8 gezeigt sind).

Das Auffrischungssignal dient zum Auffrischen der Information im Speicher in der herkömmlichen Weise. Der Q-Ausgang des Flip-Flop 154 stellt nicht Teil der Erfindung dar. Der "Q-Ausgang des Flip-Flop 154 erzeugt die auflaufende Kante des CPBP-Signales (Niedrigauf Hoch-Übergang, wie in den Figuren 7 und 8 gezeigt), oder mit anderen Worten, das SMCPU-Signal aus der CPU-IO in den Speicher bewirkt nunmehr, daß der Speicher auf das CPBP-Signal anspricht. Das CPBP (sowohl in der Lese- als in der Schreib-Betriebsart) ist der "Nichttätig"-Fall, es wird in Abhängigkeit von CPACK erzeugt (beim Ansprechen auf SMCPU). In der Tätig-Betriebsart wird es in Abhängigkeit von dem Tätig-Signal erzeugt, wie in den Figuren 7 und 8 gezeigt ist. Das Tätig-Signal ist der Eingang in den Flip-Flop 154. Das Q-Ausgangssignal des Flip-Flop 154 ist nunmehr der Eingang in die NAND-Glieder 156 und 156' zusammen mit einem Signal aus einem weiteren Flip-Flop 176.

Flip-Flop 176 erzeugt ein Signal als Ergebnis der Betriebsart Steuersignale. Wenn ein niedriger Signalausgang aus 176 zusammen mit einem Signal auf dem Pfad 155 aus dem Flip-Flop 154 vorhanden ist, werden sowohl ein CPBP- als ein DCBP-Ausgangssignal erzeugt. Das DCBP-Signal wird später beschrieben. Das UND-Glied 156 bildet nunmehr die ablaufende Kante des CPBP (Hoch- auf Niedrig-Übergang), wie in den Figuren 7 und 8 gezeigt. Das CPBP-Signal ist der Eingang in die CPU 10 aus dem Speicher, insbesondere in JK-Flip-Flop 132 (CM-Fig. 2B) im CPU 10 zum Rücksetzen des Flip-Flop 132. Dies geschieht, weil CPBP bereits erzeugt worden ist und keine Notwendigkeit mehr für die Erzeugung des M REQ-Signales besteht, (wie in den Figuren 7 und 8 gezeigt, bewirkt CPBP die ablaufende Kante von M REQ). Das CPBP-Signal v/ird auch in dem Flip-Flop 134

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(Einheit SC) eingegeben, um den Flip-Flop 134 rückzusetzen, so daß SMCPU nicht mehr erzeugt wird (dies bewirkt die ablaufende Kante von SMCPU, wie in den Figuren 7 und 8 gezeigt). Somit hat die Erzeugung von SMCPU durch die CPU 10 die Erzeugung von CPBP durch den Speicher 2 und damit die Anerkennung der CPU-Anfrage zur Vervollständigung des Zyklus von Anfrage und Ansprechen bewirkt.

Die auflaufende Kante von CPBP bewirkt auch die ablaufende Kante des Speicheradressensignales längs der MBO-Leitung. Die auflaufende Kante bewirkt auch, daß CPU 10 Daten auf die MBO-Leitung über das Datenglied 32 in der Schreibbetriebsart gibt. Dies ist in Fig. durch die auflaufende Kante des Signales gezeigt, das mit CPU-MBO-Leitung bezeichnet ist-.

Das SM -Signal aus dem positiven NAND-Glied 152 (Fig. 2A-AU) ist auch der Eingang in das negative NOR-Gatter 158 (Fig. 2A-TG) zusammen mit den Last-I/0- und Last-CPU-Signalen. Diese Signale dienen zum Eingeben von Daten in die CPU und I/O-Leitungen 45 und 47. Das Glied 158 wirkt als Inverter , um das SM-Signal in ein hohes (echtes) Signal umzuwandeln. Dieses hohe (echte) Signal wird auf der Leitung 160 in einen Zeitsteuergenerator abgegeben, der monostabile MuItivibratoren 166, 168, 162 und 169 aufweist (deren jeder ein UND-Glied als einen Eingang besitzt). Ein weiteres Signal wird in den Flip-Flop 176 aus dem NOR-Glied 188 eingegeben. Das Q-Ausgangssignal des Gliedes 154 ist der Eingang in das NAND-Glied 156 und 156', das die ablaufende Kante der Signale CPBP und DCBP erzeugt.

CPBP ist auch der Eingang in ein negatives NAND-Glied 178, das das Signal durchläßt, wenn das Glied 178 auch ein Schreibbetriebsart-Steuersignal auf der Leitung 180 aufgenommen hat. Das Ausgangssignal aus dem Gatter 178 wird über eine Verzögerungsschaltung 181 eingegeben. Das Ausgangssignal CPDTE geht an dieser Stelle nach hoch, wie in Fig. 7 gezeigt ist. -Dies besagt dem Speicher 12, daß die CPU 10 die Daten auf der MBO-Leitung hat. Fig. 7 zeigt

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auch, daß die Daten auf der MBO-Leitung etwa zum gleichen Zeitpunkt sind, zu dem die (CPU Daten MBO-Leitung) an dieser Stelle nach hoch geht. Auch zeigt Fig. 7, daß die Adresse aus der CPU MBO-Leitung entfernt wird, d.h., daß das Signal "Speicheradresse MBO-Leitung" zu diesem Zeitpunkt nach niedrig geht. CPDTE ist dann der Eingang in einen Inverter 185 und von dort in das positive NAND-Glied 184. Der Ausgang des NAND-Gliedes 184 ist das Last-BPU-tSignal und ist der Eingang auf der Leitung 186 in das negative NOR-Gatter 188 zusammen mit einem ähnlichen Signal aus dem NAND-Gatter 184 auf der I/O-Mikrokontroller-Seite der Schaltung. Diese Signale werden in den Flip-Flop 176 zusammen mit einem Signal aus dem Pfad 175 aus dem NAND-Glied 174 eingegeben. Letzteres nimmt Signale aus dem MrQ. ti vibrator 168 und 162 über das NOR-Glied 172 und den Multivibrator 166 auf. Der Ausgang des Flip-Flop 176 bildet dann in Verbindung mit dem NAND-Gatter 156 die ablaufende Kante von CPBP. Diese ablaufende Kante von CPBP wird in Abhängigkeit von der auflaufenden Kante von CPDTE erzeugt, wie in Fig. gezeigt ist, und zwar in der Schreibbetriebsart. Bei diesen Erhöhung s- und Erniedrigungs-Betriebsarten werden Signale aus den Multivibratoren 162 und 166 durch die NOR-Glieder 170 und 172 und in den Flip-Flop 176 geführt, damit die ablaufende Kante von CPBP erzeugt wird,wie in der vorerwähnten Lese-Betriebsart.

Nachstehend wird die Erzeugung von DRMB erläutert: Durch ROM in MR (Fig. 2B) wird ein Signal in der vorstehend erläuterten Weise erzeugt. Dadurch wird eine Gruppe von Signalen auf den Leitern 190 in das Register 192 eingegeben, das die Signale speichert. ROM 124 wie auch das Register 192 bestehen aus einer Vielzahl von individuellen Bausteinen. Es sind eine VielzahVvon Ausgängen vorhanden, von denen einer der Eingang auf der Leitung 194 (CTDR) über den Inverter 196 und in die Takteingabe des Flip-Flop 198 (D-Typ) ist. Dies setzt den Flip-Flop zurück. Das CPBP-Signal ist auch der Eingang auf der Leitung 202 über das positive NAND-Glied 204 und in die Voreinstellung von Flip-Flop 198. Ein Signal auf der Leitung 203 ist auch der Eingang in das

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, !AND-Gatter 204. Dieses Signal ermöglicht nur Flip-Flop 198, DkMB in den Lese- und Erhöhung- und Eniedrigungs-Betriebsarten zu erzeugen. Ein weiteres Signal wird auf der Leitung 199 eingegeben, um die Erzeugung von ÜRMB in bestimmten anderen Bedingungen zu sperren, was jedoch nicht Gegenstand der Erfindung ist. Der Ausgang des Flip-Flop 193 (auf der Leitung 200) ist das OKMS-Signal. Die auflaufende Kante wird in Abhängigkeit von der auflaufenden Kante des CPBP-Signaies erzeugt, wie in Fig. IS gezeigt. Ähnlich wird die auflaufende Kante von OkMB durch Flip-Flop 198 in Abhängigkeit von der ablaufenden Kante des CPBP und CTDR erzeugt (wie in Fig. 8 gezeigt). Das Di<HB-5ignal wird dann auf der Leitung 200 über einen Inverter 206 eingegeben und ist an dieser Stelle der Eingang in die Speicherplatte. Insbesondere ist dieses Signal ein Eingang in ein Flip-Flop 212 vom O-Typ (Fig. 2A - DC), das ein niedriges Signal auf dem Q-Ausgang in ein Wirksam-iiAWD-Glied 214 durchläßt. Der andere Eingang in dieses Glied stammt aus dem !«iOR-Glied 215 - dessen Eingang in Lese- und Erhöhungs- und Erniedrigungsbetriebsarten den Steuersignalen RL und RR entspricht. Diese Signale sind normalerweise in den Lese- und Erhöhungs- und Erniedrigungsbetriebsarten niedrig, und wenn ein Signal aus dem Flip-Flop 212 eingegeben wird, macht es das Glied 214 wirksam, (in den Lese- und Erhöhungs- und Erniedrigungsbetriebsartea wird ein Signal sowohl durch RL als auch RR erzeugt). Das Glied 214 betätigt einen Puffer 216, dessen Ausgang die Erzeugung der Signale in die Leitung 45 ist, um die Anordnung von Daten auf der Leitung 45 durch den Speicher zusteuern. DRMB ist ein niedriges Signal. Wenn es hoch ist, wird kein Signal durch den Flip-Flop 212 in das NAND-Gatter 214 durchgelassen, und deshalb werden keine Daten auf die Datenleitung gegeben. Die ablaufende Kante von DRBM erzeugt auch die ablaufende Kante von "Speicher Daten MBO-Leitung" (wie in Fig. S gezeigt). Dies macht die Datenleitung frei.

Somit wird das DRMB-Signal nur in den Lese- und Erhöhungs- und Erniedrigungsbetriebsarten und nicht in der Schreibbetriebsart verwendet.

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Jas COACK-Signal wird wie folgt erzeugt: Das MREQ-Signal wandert über den Pfad 250 (Fig. 2B - CM) über ein ODER-Glied 252 (die anderen Signale in das Glied sind Vordertafel-Logiksteuer- und Mikroprozessor-Steuersignale). Damit wird ein Signal in das Adressenregister 30 (Fig. l) eingegeben (das das Speicherregister 254 enthält). Dieses Register 254 ist in AG und die Ausgangssignale sind Adressensignale MBOl, MBO2 und MB03, die längs der Speicherdatenleitung 45 in den Speicher, insbesondere in den Dekodierer 256 (Fig. 2A - AU) wandern. Der Dekodierer 256 bestimmt, ob die Eingabeadressensignale die richtigen für den Speicherbaustein sind. Wenn sie die richtigen Signale sind, betätigen sie den Speicherbaustein. Signale werden von dem Dekodierer 256 emittiert und zusammen mit SMCPU in ein UND-Glied 258 eingegeben. Das Ausgangssignal des UND-Gatters 258 wird auf den Pfad 259 in das Glied 142 eingegeben. Dieses Glied ist weiter oben beschrieben worden. Der Ausgang des Gliedes 258 wird auch in den Puffer 260 eingegeben und CPACK ist der Ausgang hieraus. CPACK wird dann in den Puffer 262 eingegeben. Der Ausgang von 262 und der Inverter 261 bilden eine "fest verdrahtete UND"-Funktion(UrtD - Glied).

daß Die an dieser Stelle durchgeführte Funktion ist/die, nachdem SMCPU echt geworden ist, wenn CPAGK nicht echt ist, und dieses hohe Signal\erzeugt/ ein Pseudo-CPBP-Signal, das als das CPBP-Signal wirkt und den Flip-Flop 132 und 134 rücksetzt. Dies dient, um ein Anhalten des Systems zu verhindern, da es ein Warten auf ein CPBP-Signal bedeutet und keines existiert. Wenn andererseits das CPBP-Signal existiert, ist CPACK niedrig und es wird kein Signal aus dem Puffer 262 emittiert. Damit wird die Erzeugung eines Pseudo-CPBP-Signales gesperrt.

Betriebsartsteuerung

Die Betriebsartsignale werden von der CPU 10 erzeugt und instruieren den Speicher so, daß er in den Lese-, Schreib-, Erhöhungs- und Erniedrigungs-Betriebsarten arbeitet. Sie können den Speicher auch so instruieren, daß er in' der Lesebetriebsart oder Schreibbetriebsart mit nur acht der

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sechzehn Bits arbeitet, den Bits hoher Ordnung oder niedriger Ordnung. Diese letzteren Signale sind rechtes Byte Lesen (Ui¹O/ linkes Byte Lesen (RL), rechtes Byte Schreiben (W!v) und linkes Byte Schreiben (ViL). Diese Betriebsartsteuersignale sind mit den "einander beeinflussenden" (hand shaking)-Signalen wie folgt verbunden:

Mikro-kOH 124 nimmt Instruktionssignale aus dem Instruktionsregister wie oben erwähnt auf. Diese Signale werden in die Speichereinheit 283 eingegeben (Fig. 28 - MG). Der Ausgang dieser Einheit ist die auflaufende Kante von Signalen "Betriebsartleitung" (Fig. 7 und 8}, die aus der CPU in den Speicher 2 und insbesondere in einen Inverter 306 (Fig. 2ä - HD) und in einen Multiplexer 208 eingegeben werden, der vorübergehend die Informationen speichert. Die Daten sind auf der Datenleitung, bevor SiiCPU in den Speicher geschickt wird, wie in Fig. 7 und 8 gezeigt. Der Ausgang aus dem Multiplexer 3OG v/ird auf den Leitungen 310, 311 und 312 in einen Dekodier-Pi\Oi'i 314 eingegeben. Der Ausgang des Ρί<0Μ 314 ist das tatsächliche ßetriebsartsignal-LESEN,SCHREIBEu, und EKWEITEiiM (Zunahme und Abnahme) WL (Schreiben des linken Bytes) IVR (Schreiben des rechten Bytes) I\L (Lesen des linken Bytes) Ki; (Lesen des rechten Bytes) und FiM(Lesen, Schreiben und Erhöhung oder Erniedrigung). Die LESE-, SCHREIB- und EkViEITE-RUNGS-SIGi^iALE werden in den Zeitsteuergenerator 104, der weiter oben erläutert ist, eingegeben. Die Signale ViL und RL werden in die Speichereinheiten eingegeben. Die WL- und KL-Signale bewirken, daß nur die Informationsbites geringster Bedeutung übertragen werden. Die Betriebsart muß auf der Leitung verbleiben, bis die auflaufende Kante von CPBP in die CPU eingegeben wird. Die auflaufende Kante des CPBP-Signales zeigt der CPU an, daß der Speicher die Betriebsartsignale eixjefüllt hat. Die WL- und i\L-Signale werden in die Multiplexer eingegeben, um das Byte hoher Ordnung in eine Position niedriger Ordnung (κL) und umgekehrt (WL) zu verschieben.

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Flußdiagramme CPU SQiUEILiE i

und ein rechtes Fig. 4 zeigt eine CPU-Schreibbetriebsart, ein linkes/CPU-Schreibbyte.

Die CPU 10 macht die Schreibbetriebsartkodierung an der 3etriebsartleitung wirksam, setzt die Speicheradresse, so daß sie auf die Betriebsartleitung zugegriffen wex'den kann und setzt das SMCPU-Signal, damit das Signal echt wird. Dies dient dem Versuch, einen bestimmten Speicherbaustein zu starten. Wenn der Speicherbaustein existierj:, macht der Speicher die CPACK-Signale bei Empfang der Adresse und SrICPU aus der CPU wirksam. Dieses Signal teilt der CPU mit, daß der Speicher, zu dem er einen Zugriff wünscht, tatsächlich existiert, VJenn kein Signal aufgenommen wird, wird nach folgender Folge verfahren: Die CPU erzeugt ein Pseudo-CPBP-Signal,, in dem zuerst dieses Signal gesetzt und dann zu einem späteren Zeitpunkt rückgesetzt wird. Es setzt auch das SMCPU-Signal zurück und gibt eine hohe Impedanz auf die Üpeicherleitung. Diese entfernt alle Daten, die auf dieser Leitung angeordnet worden sind. Dann fährt die CPU 10 auf uen nächstoi Zyklus fort. Uenn der Speicher existiert hat, geschieht der Ablauf in folgender Reihenfolge: Der Speicher wartet seinen eigenen internen Zyklus zu Ende, wenn ein vorausgehender Zyklus in Bearbeitung war. Die CPU wartet auf die auflaufende Kante von CPBP aus dem Speicher, die anzeigt, daß der Speicher seinen Versuch zu starten erkannt hat. VJe η η der vorausgehende Zyklus beendet worden ist, nimmt der Speicher die Adresse aus der Speicherleitung auf und gibt sie in ein Adressenregister und erzeugt CPBP. Die CPU spricht auf C;^JöP durch Rücksetzen von SI-ICPU an und arrangiert die Daten so, daß sie in den Speicher auf der Speicherleitung eingeschrieben werden. Die CPU macht dann den CPDTE-Impuls wirksam, der dem Speicher mitteilt, daß die Date,, auf der Leitung zur Verfügung stehen. Dann spricht der Speicher durch Annahme der Daten aus der Speicherleitung in das Datenregister und durch Rücksetzen von CPBP an. üie CPU spricht auf das Rücksetzen von CPBP dadurch an, daß die Daten aus der Speicherleitung entfernt werden. Die CPU setzt dann den nächsten Zyklus fort.

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CPU LESE-I

- ϋβ·-

^ ^63071 1

Fig. 5 zeigt einoCPU, die ein linkes Byte, ein rechtes Byte und Erhöhung und Erniedrigung liest. Die CPU 10 macht den Betriebsartkode auf der Betriebsartleitung wirksam, arrangiert die Speicheradresse so, daß sie auf die Betriebsartleitung zugegriffen werden kann, und setzt das SHCPU-Signal, damit das Signal echt wird. Dies geschieht, um einen Start eines bestimmten Speicherbausteines zu versuchen. Wenn dieser Speicherbaustein existiert, macht der Speicher die CPACK-Signale beim Empfang der Adresse und SHCPU aus der CPU wirksam. Dieses Signal teilt der CPU mit, daß der Speicher, zu dem er einen Zugriff wünscht, tatsächlich existiert. Wenn kein Signal aufgenommen wird, läuft die Folge in nachstehender V/eise ab: Die CPU erzeugt ein Pseudo-CPBP-Signal, in^dem zuerst dieses Signal gesetzt und später rückgesetzt wird. Es wird auch das SMCPU-Signal rückgesetzt und gibt eine hohe Impedanz auf die Speicherleitung. Damit werden alle Daten entfernt, die auf dieser Leitung angeordnet sind. Dann setzt die CPU ihren Betrieb auf den nächsten Zyklus fort. Wenn der Speicher existiert hat, läuft folgende Folge ab: Der Speicher wartet, bis sein eigener interner Zyklus zu Ende gekommen ist, wenn ein vorausgehender Zyklus vorhanden war. Die CPU wartet auf die auflaufende Kante von CPBP aus dem Speicher, die ihm anzeigt, daß der Speicher seinen Versuch zum Starten erkannt hat. Venn der vorausgehende Zyklus beendet ist, nimmt der Speicher die Adresse aus der Speicherleitung auf und gibt sie in ein Adressenregister und erzeugt CPBP. Die CPU spricht auf CPBP dadurch an, naß DkHB eingestellt wird und daß eine hohe Impedanz auf die MBO-Leitung gegeben wird. Der Speicher wartet dann, bis die Datenzugriffszeit vollständig ist. Die CPU wartet auf die ablaufende Kante von CPBP, die anzeigt, daß der Speicher die Daten zugegriffen hat. Wenn der Zugriff der Daten vom Speichei|erfolgt und DSiMB gesetzt ist, gibt der Speicher die Daten auf die Speicherleitung. Der Speicher setzt dann CPBP zurück, die Daten sind auf der Leitung, oder wenn die Zeitdauer abgelaufen ist und die Daten nicht auf der leitung vorhanden sind, nimmt die CPU die Daten aus der Speicherleitung auf und setzt ϋκπΰ zurück. Wird DkMB rückgesetzt, gibt der Speicher ein hohes Impedanzsignal auf die Speicherleitung und die CPU setzt ihren Betrieb in aen nächsten Zyklus fort. 709840/0587

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Signale zwischen dem Speicher und dem üatenkanal

Die Signale zwischen dem Speicher und Üatenkanal sowie Datenkanal und Speicher funktionieren in gleicher l.eise wie die vorerwähnten Signale zwischen dem Speicher und CPU sowie CPU und dem Speicher und werden auch in der gleichen Weise erzeugt. Die DCBP, DCHDRIO, DPACK un·.¹ andere Üatenkanalsignale arbeiten in der gleichen Weise wie die entsprechenden CPU-Signale. Die DCHM-Eingänge arbeiten ebenfalls in der gleichen Weise wie die CPUii-Eingänge. Einige der Bestandteile im Speicher, die für den Üatenkanal verwendet werden, sind dargestellt worden, sie arbeiten jedoch in der gleichen Weise wie die Bestandteile im speicher, sind jedoch mit einem Apostroph hinter oe<: jeweiligen Bezugszahl versehen. Mit anderen Worten sind die Bestandteile 258', 142', 148', 184', löS¹, 21M¹, 214' und 216' in gleicher Weise wie die Bauteile 2'öü, 142, 148, 184, 185, 212, 214 und 216., wirksam.

Es wurde somit eine Steuerung beschrieben, bei der einander beeinflussende Signale zwischen einem Speicher und der CPU und dem üatenkanal 14 und einem Speicher erzeugt v/erden, wobei ein einzelnes Signal und eine einzelne Signalleitung aus dem Speicher in den Datenkanal unH den Speicher und die CPU bei allen Betriebsarten, nämlich Lesen, Schreiben und Erhöhung und Erniedrigung vorhanden ist.

Datenkanal Schreiben

Fig. 6 zeigt einen Datenkanal für das Schreiben des rechten Byte und für das Schreiben eines linken Byte . Der Datenkanal 14 macht den Betriebsartkode wirksam, gibt die Speicheradresse, die zugegriffen werden soll, auf die Datenleitung, den Datenkanal-Mikrokontroller, und setzt das SMDCH-Signal, damit das Signal echt gemacht wird. Dies dient dem Versuch, den bestimmten Speicherbausbein zu starten. Vie η η der Speicher-

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baustein existiert, macht der Speicher das DCACK-Signa1 bei Empfang eier Adresse und Si .L)Ci! v/irksan. Uieses Signal teilt dem Oatenkanal 14 mit, daß der Speicher, zu dem ein Zugriff erwünscht ist, tatsächlich existiert. Wird kein Signal aufgenommen, ergibt sich nachstehende Folge; Der Datonkanal 14 erzeugt ein Kseudo-DCBP-Signal, injJem dieses Signal zuerst gesetzt und später rückgesetzt wird. Auch v/ird das SiiDCH-Signal rückgesetzt, und DCK gibt ei.ic hohe Impedanz auf die Datenleitung. Damit werden alle Daten entfernt, die auf der Datenleitung vorhanden sind. Dann v/ird der Datenkanal auf den nächsten Zyklus fortgesetzt. Wenn der Speicher existiert, tritt nachstehende Folge ein: Der Speicher wartet bis zum Eru'e des eigene»"! internen Zyklus, wenn an vorausgehender Zyklus in Betrieb war. Der Datenkanal wartet auf die führende Kante von DCiJP aus dem Speicher, die anzeigt, dail der Speicher seinen Versuch zu starten erkannt hat. Wenn der vorausgehende Zyklus beenc;et ist, nimmt der Speicher die Adresse aus der I/O-üate.ileitung auf und gibt sie in ein Ädressenregister un<-^! setzt DCBP. Der Datenkanal (i/O Mikroprozessor 14) spricht auf DCBP an, in dem SiiDCii rückgesetzt wird, und dann gibt der Datenkanal die Daten, die in den Speicher eingeschrieben werden sollen, auf die I/O Datenleitung. Der Date.ikanal-Iiikrokontroller macht dann den DCiiTE-Impuls wirksam, der dem Speicher mitteilt, daß die Daten auf der Datenleitung verfügbar sind. Der Speicher spricht dann dadurch an, daß er die Daten aus der i/O-Datenleitung in das Datenregister aufnimmt und dann DCBP rücksetzt. Der Datenkanal-Mikrokontroller spricht auf das Rücksetzen von DCtiP an, in_dem Daten aus der i/O Datenleitung entfernt werden, d.h., erigibt eine hohe Impedanz auf die i/O üatenleitung. Der Datenkanal 14 wird dann auf den nächsten Zyklus fortgesetzt.

Pate .kanal LESEIt

Fig. 6 zeigt die Datenkanal-Lesebetriebsarten, nämlich Lesen des linken Bytes, Lesen des rechten Bytes, Erhöhung und Erniedrigung. Der Datenkanal macht den Schreibbetriebsartkode auf der Betriebsart-Datenleitung wirksam,

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υπ.·! der Datenkanal-Hikrokontroller setzt das Si-iDCK-Signal, damit das Signal echt wird, Dies dient als Versuch zum Starten eines bestimmten Speicherbausteines« Wenn der Speicherbaustein existiert, macht der Speicher das DCPACK-Signal bei Aufnahme der Adresse und SiiDCü wirksam. Dieses Signal teilt dem Datenkanal mi α, daß der Speicher, zu dem ei.-. Zugriff erwünscht ist, tatsächlich existiert. Wir*-' kein Signal aufgenommen, läuft nachstehende Folge ab: Der Datcnkanal erzeugt ein Pseuoo-DCBP-Signal, indem dieses Signal zuerst gesetzt und später rückgesetzt wirri. Auch wird das Si-U)CK-Signal rückgesetzt, und der UatonkanaJ gibt eine hohe Impedanz auf die Dates.leitung. Damit werden alle Date ., die auf Jiescr Datenleitung vorhanden sind, entfernt. Dann führt ''er ;)aten- :anal in den nächsten Zyklus fort. Wenn der Speicher nicht vorha.iden ist, läuft nachstehende Folge ab: uer Speicher v/artet das fcnde seines eigs :en internen Zyklus ab, wenn ein vorausgehe n!er Zyklus in iletrieb war. Der Latenkanal (l/O-iiikroprozessor) v/artet auf die auflaufende Kante von L)CuP aus dem Speicher, die angibt, aa-j cer Speicher den Versuch zum Starten erkannt hat. ¹Je η η der vorausgehende Zyklus abgeschlossen ist, nimmt der Speicher die Adresse aus der l/C-Uatenleitung unu gibt sie in ei,: Adressenregister und setzt DCUP, Je" Datenkanal spricht auf DCJr dadurch an, daß DCHDRIO gesetzt wird und gibt eine hohe Impedanz ouf die i/o Datenleitur.g. Dann wartet der Speicher, bis die Datenzugriffr.zeit abgeschlossen ist. Der Datenkanal wartet auf die ablaufende Kante von DCLiP, die anzeigt, daß der Speicher die Daten zugegriffen hat. üaclTiem nun der Speicher die Dater. zugegriffen hat, υ nc DCIiDuIO gesetzt ist, gibt der Speicher die Daten auf i'ie I/Ü-Dateuleitung. Der Date;.kanal nimmt dann die Daten aus der Speicher-Datenleitunn auf und setzt DCüU\iü zurück. Wenn DCMDkIO rückgesetzt ist, gibt der speicher ein ^ignai hoher Impedanz auf die i/O Datenleitung, und der Datenkanal fährt dann in den nächste.-. Zyklus fort.

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Claims (12)

Patentansprüche

1.; «.ssynchrones Speichersystem, gekennzeichnet durch eine Speichereinheit,

eine dieser Speichereinheit zugeordnete Speichersteuerung, eine "Aufnahmevorrichtung in der Speichersteuerung zur Auf ,ahme von Öetriebsartsteuersignalen aus einer in bezug auf den Speicher externen Einheit, die Lese-, Schreib- sowie i£rhöhungs- und Erniedrigungs-Betriebsarten anzeigt,

eine Einrichtung zur Erzeugung eines Speichersignales, das auf jedes der üetriebsartsteuersignale anspricht, uof^!

einen einzigen Pfad zur übertragung aller genannten Speichersteuersignale auf die in bezug auf den Speicher externe Einheit.

2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von Speichersteuerungen vorgesehen ist, deren jede einer Speichereinheit zugeordnet ist.

0. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß die externe einheit eine Zentralverarbeitungseinheit ist.

4. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß die externe Einheit eine Datemkanaleinrichtung ist.

5. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß das Speichersignal einen ersten Niedrig-Hoch-SpannungsUbergang aufweist, der eine Erkennung der Aufnahme der Betriebsartsteuersignale anzeigt.

6. Speichersystem nach Anspruch 5, dadurch gekennzeichnet, OaQ das Speichersignal einen zweiten Niedrig-Hoch-Spannungsübergang aufweist,, der den Zustand einer Datenleitung zur Übertragung von Daten aus einer Speicher-

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ORlGSNAL !MSPECTED

einheit in die externe Einheit anzeigt.

7. Speichersystem nach Anspruch 6, dadurch gekennzeichnet, daß der zweite riiedrig-lioch-Spannungsübergang in .bhängigkeit von einem Lesebetriebsart-Steuersignal anzeigt, daß die Daten auf der Datenleitung vorhanden sind.

8. Speichersystem nach Anspruch 6, dadurch gekennzeichnet, daß der zweite lUedrig-Hoch-SpannungsUbergang in Abhängigkeit von einem Erhöhungsoder Erniedrigungs-Betriebsart-Steuersignal anzeigt, daß die Daten auf der Datenleitung vorhanden sind.

9. Speichersystem nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Hoch-Niedrig-Spannungsübergang in Abhängigkeit von einem Schreibbetriebsart-Steuersignal anzeigt, daß die Daten von der Speichereinheit aufgenommen worden sind.

10. Speichersystem nach Anspruch 5, dadurch gekennzeichnet, daß eine zweite Aufnahmeeinrichtung in der Speichersteuerung vorgesehen ist, um ein Signal aufzunehmen, das anzeigt, daß die adressierte Speichereinheit die richtige Speichereinheit ist.

11. Speichersystem nach Anspruch 5, dadurch gekennzeichnet, daß der erste Hoch-Niedrig-Spannungsübergang in Abhängigkeit von einem Lesebetriebsart-Steuersignal anzeigt, daß die Leitung frei ist.

12. Speichersystem nach Anspruch 5, dadurch gekennzeichnet, daß der erste lloch-iliedrig-Spannungsübergang in Abhängigkeit von einem Schreibbetriebsart-Steuersignal anzeigt, daß Daten auf die Datenleitung gegeben werden.

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