DE2731188C2 - Schaltungsanordnung zur Behandlung von Unterbrechungsanforderungen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Behandlung von Unterbrechungsanforderungen gemäß dem Oberbegriff des Patentanspruchs.

Aus der Druckschrift »PDP-11 Peripherals and Interfacing Handbook« veröffentlicht von Digital Equipment Corporation 1971, Seite 179, ist eine Anordnung bekannt, bei der eine Vielzahl von peripheren Einheiten, ein Speicher und ein Prozessor, alle mit einer gemeinsamen Busleitung verbunden sind, wobei für die gemeinsame Busleitung eine Prioritätsschaltung vorgesehen ist Auf den Seiten 215 bis 221 der Druckschrift ist ein Unterbrechungs-Steuerungsmodul beschrieben, der zwei vollständig unabhängige Anfordensngs- und Eriaubnisschaitungen (Kanäle) A und B zur Durchführung einer Bussteuerung aufweist Kanal A dient dazu, eine Bussteuerung direkt zum Speicher zu erhalten bzw. für Übertragungen zwischen den peripheren Einheiten. Kanal B ermöglicht die Bussteuerung für eine Prozessor-Unterbrechung. Die bekannte Anordnung hat den Wachteil, daß der Prozessor in unerwünschter Weise bei einer Software-Routine unterbrochen wird, die nicht unterbrochen werden soll. Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Behandlung von Unterbrechungsanforderungen der im Oberbegriff des Patentanspruchs definierten Art anzugeben, bei der die Möglichkeit derartiger unerwünschter Prozessor-Unterbrechungen ausgeschaltet wird.

Gemäß der Erfindung wird diese Aufgabe gelöst, durch eine Schaltungsanordnung gemäß dem Kennzeichen des Patentanspruchs.

Durch die Verwendung der Äasgangssignale der vierten bistabilen Vorrichtung zur Rückstellung der ersten bistabilen Vorrichtungen aller peripheren Einheiten, wird das Auftreten von unerwünschten Unterbrechungen solange verhindert, bis die entsprechenden ersten bistabilen Vorrichtungen abhängig von einem Unterbrechungserlaubnissignal von dem Prozessor gesetzt wurden.

Ein Ausführungsbeispiel der Erfindung wird nun unter Bezugnahme auf die Zeichnungen beschrieben. In diesen zeigt

F i g. 1 ein Blockschaltbild eines Datenverarbeitungssystems, bei dem die Schaltungsanordnung Verwendung f^:ndet,

F i g. 2A und F i g. 2B Verknüpfungsschaltungen eines Teils des Systems gemäß F i g. 1,

F i g. 3 Signalformen zur Erläuterung der Arbeitsweise des Systems gemäß Fig. I,

Fig.4 Verknüpfungsschaltungen zur Erzeugung eines Systemtaktes,

F i g. 5 Signalformen, die in der der Schaltung gemäß F i g, 4 auftreten,

Fig. I zeigt ein Blockschaltbild eines Prozessors 15, einer Anzahl von peripheren Geräten (PER) 12, eines Speichers 14, einer Anzahl peripherer Steuereinheiten (PCU)W und eine Bussteuereinheit 10. Die Bussteuereinheit 10 kann in manchen Anwendungsfällen einen Prozessor 15 enthalten. Von den peripheren Geräten 12,

sind PER 1 und /»£/? ty^pzejgt Pie peripheren Geräte können Prueker, Band· und piattengerftte, Kartenleser, Kommunikationsvorrichtungen und andere Prozessoren sein, Jedes periphere Gerät 12 ist mit einer zugeordneten peripheren Steuereinheit tt ?tu einer peripheren Einheit verbunden.

Der Ausdruck »gemeinsame Busleitung« bedeutet in diesem Zusammenhang, daß eine Gruppe von Signalleitungen vorgesehen sind, die gleichseitig zu mehr als einer peripheren Einheit Signale senden und/oder von diesen empfangen In Fig, 1 besteht die gemeinsame Busleitung aus horizontalen, Verbindungsleitungen. Ein einzelner Busdraht kann zu verschiedenen Zeiten unterschiedliche Signale Obertragen, Jedes der peripheren Geräte 12 ist durch eine zugeordnete periphere Steuereinheit 11 mit den gemeinsamen Bussteuerleitungen mit abnehmender Priorität verbunden. Die niedrigste Priorität besitzt der Prozessor I5_r Der Prozessor 15 weist die niedrigste Priorität auf, da seine Ansprechzeit am unkritischsten ist Die peripheren Geräte 12 können beispielsweise mechanischen Bewegungen oder Realzeitverarbeitungen durchführen, die eine unmittelbare Beachtung erfordern. Die priorisierte periphere Steuereinheit, wird ausgewählt, wenn mehr als eine .tnforderung zum Buszugriff vorliegt. Dadurch werden Zweideutigkeiten vermieden, die entstehen würden, wenn mehr als zwei periphere Einheiten versuchen wurden, gleichzeitig Zugriff zu der gemeinsamen Busleitung zu bekommen. Andererseits ist ein unmittelbarer Zugriff für die priorisierte periphere Einheit gegeben. Die peripheren Steuereinheiten 11 sind miteinander seriell über eine Befähigungsleitung EN verbunden. Der Ausgang der letzten peripheren Steuereinheit PCUN ist an den Eingang derjenigen mit der niedrigsten Priorität gelegt, in vorliegenden Fall derjenigen des Prozessors 15. Die an der Befähigungsleitung EN auftretenden Signale sagen der speziellen Zugriff fordernden peripheren Steuereinheit, ob sie priorisiert ist oder nicht. So liegt beispielsweise an der peripheren Steuereinheit PCUi, dies ist die Einheit mit der höchsten Priorität, ein kontinuierlicher hoher Signalpegel (1-Pegel), der am Eingangsanschluß EN_n auftritt Der 1-Pegel am Eingang einer peripheren Steuereinheit zeigt an, daß diese Einheit priorisiert ist Wenn ein Anforderungssignal mit 1-Pegel am PINT- oder am DM4-Eingang des mit der entsprechenden peripheren Steuereinheit verbundenen peripheren Geräts auftritt, bedeutet dies, daß das ausgewählte periphere Gerät Zugriff zu der gemeinsamen Busleitung bekommt. Zusätzlich gibt die periphere Steuereinheit an ihrem Ausgang ENt einen niedrigen Signalpegel (0-Pegel) ab. Dieses Signal wird zu der nächsten peripheren Steuereinheit übertragen, um zu verhindern, daß die nachfolgenden peripheren Steuereinheiten Zugriff zu der gemeinsamen Busleitung für ihre zugeordneten peripheren Geräte bekommen. Der O-Pegel an jeder der aufeinanderfolgenden peripheren Steuereinheiten zeigt an, daß ein peripheres Gerät mit einer höheren Priorität Zugriff zu der gemeinsamen Busleitung fordert. Dies geschieht unabhängig davon, ob das zugeordnete periphere Gerät Zugriff durch Erzeugung eines 1-Signals an der PINT-Leitung oder der zugeordneten DM/4-Leitung fordert. Die PiNT- und öM/t-Leitungen sind beide Kennzeichnungsleitungen, da sie anzeigen, welche periphere Steuereinheit Buszugriff anfordert. Durch ein 1-Signal auf der ΡΛνΤ-Leitung wird von einem peripheren Gerät eine Programm-Unterbrechung angefordert. Die DM/\-Leitung wird verwendet, wenn das periphere Gerät Paten direkt zu dem Speicher senden bzw. von diesem empfangen soll. Diese spezielle Übertragung erfordert, daß das periphere Gerät ein Pirektspeichenwgriffssignal DMA mit 1 -Pegel erzeugt, um Buszugriff zu bekommen und eine Adresse for den Speicher zur Verfugung zu stellen, sowie Daten zu senden oder zu empfangen,

Die Bussteuereinheit 10 liefert die Signale RST und SR zu jeder der peripheren Steuereinheiten sowie für den Speicher und den Prozessor. Das Vorhandensein eines Striches über einem Signal zeigt an, daß es das Komplementsignal des Signals ohne den Strich ist Das Rücksetzsignal RSTmrd beim Einschalten des Systems von der Bussteuereinheit erzeugt, und dazu verwendet alle Einheiten betriebsbereit zu machen, zu löschen bzw. in ihren Startzustand zu versetzen. Diese Einleitungsbedingung wird an die peripheren Steuereinheiten angelegt sowie an den Speicher und den Prozessor. Das Signal SR ist das Startanforderungssignal für alle peripheren Einheiten sowie den Speicher und den Prozessor. Die Bussteuereinheit 10 kann wahlweise Startforderungssignale SR unterdrücken. Das Signal ST ist ein StartunterbrechungssignaL das *!s Abtastimpuls mit den Daten auf der Ö47>t-Leitung während eines Unterbrechungsdatentransfers übertragen wird, um dem Prozessor anzuzeigen, daß die Daten Unteibrechungsdaten sind. Die DATA-Leitimg verbindet die peripheren Geräte mit dem Speicher 14 und dem Prozessor 15.

Das Signal PIPP ist ein Programmunterbrechungser-Iaubnissignal, das von dem Prozessor an alle peripheren Geräte 11 gelegt wird. Das /WP-Signal ermöglicht es jedem peripheren Gerät über seine periphere Steuereinheit Zugriff zu der gemeinsamen Busleitung zu bekommen, um Unterbrechungsinformationen an den Prozessor 15 zu senden. Die SZ-Leitung verbindet alle peripheren Steuereinheiten mit dem Prozessor 15. Die Leitungen RE und Sh von jeder der peripheren Steuereinheiten zu den entsprechenden peripheren Geräten sind Rücksetzleitungen für die DMA- und /VJvT-Signalkreise in den entsprechenden peripheren Geräten. Alle peripheren Steuereinheiten bis zum Prozessor 15 sind durch eine Steuerleitung SMI mh dem Speicher 14 verbunden. Ein 5M/-Signal zeigt dem Speicher an, daß ein Speicherzyklus auftreter, soll. Das Zugriff zu dem gemeinsamen Bus besitzende Gerät muß ein geeignetes Signal auf diese Leitung setzen, das im Speicher einen Speicherzyklus einleitet und festlegt, ob es sich um einen Lese- oder einen Schreibzyklus handelt. Der Speicher wiederum sendet ein SSK-Signal, dessen Pegel anzeigt ob der Speicher zur Verfugung steht oder nicht: Ein TXT-Signal zeigt an, daß Daten zur Verfügung stehen und wird während einer DMA-Operation vom Speicher zur Verwendung für die Bussteuereinheit 10 erzeugt, so daß diese ein Startanforderungssignal SR abgeben kann. Die Leitung ADüberträgt die Wort- oder Byteadresse, die während eines Speicherlese- oder Schreibzyklus an die Speichereinheit übertragen werden soll.

Im folgenden wird auf Fig.2A und Fig.2B Bezug genommen. Wie aUF F i g. 2A hervorgeht, enthält jedes periphere Gerät 12 Steuerschaltungen. Zwei Sperrkreise 20 und 21, von denen jeder zwei kreüzgeköppelte NAND-Glieder enthält, bieten zeitweise aine Speicherung der DMA- und Unterbrechungsanforderungen. Ein NAND-Glied 32 mit offenem Kollektor ermöglicht es, daß die verdrahtete CDER-Bedingung aller Ρ/Λ/Γ-Leitungen dem Prozessor anzeigt, daß eine oder mehrere

Unterbrechungen gewünscht sind. Unter einer offenen Kollektorvorrichtung wird eine Vorrichtung versfanden, die einen Transistor enthält, dessen Kollektor direkt verbunden ist, um einen Ausgang für die Anordnung zu bilden. Eine solche Verbindung ist von > Vorteil an den Stellen, wo eine Anzahl von Vorrichtungen mit einer gemeinsamen Leitung verbunden werden soll. Der Sperrkreis 20 erzeugt beim Auftreten eines O-Pegels auf einer peripheren Unterbrechungsanforderungsleitung 72 an den beiden Eingängen des NAND- ,.ι Gliedes 32 ein 1-Signal, wodurch wiederum auf der Leitung /WT ein O-Signal entsteht. Der Sperrkreis 20 bleibt wirksam bis er ein_0-Signal von der peripheren Steuereinheit auf der S/o-Leitung erhält, wodurch angezeigt wird, daß diese Unterbrechung bewilligt r wurde. Der Sperrkreis 21 arbeitet in ähnlicher Weise und wird beim Auftreten eines O-Signals auf einer peripheren DM/l-Anforderungsleitung 74 gesetzt und bleibt so lange gesetzt bis die /?£-Leitung ein O-Signal führt. Der gesetzte Zustand des Sperrkreises 21 bewirkt, ;n daß die D/ViA-Leiuing zu der peripheren Steuereinheit ein I-Signal führt. Die RE-Le'nung erhält einen O-Pegel, wenn der Zugriff zu diesem speziellen peripheren Gerät erlaubt wird.

Wenn mehr als ein P/A/T-Signal auf sein entsprechen- >-, des Anforderungsflipflop (D-Flipflop 29) getaktet wird, muß die Unterbrechungsanforderung niedrigerer Priorität gelöscht werden, da andernfalls der Prozessor in einer Softwarcroutine unterbrochen werden könnte, die nicht unterbrochen werden soll. Damit die Software jn kontrollieren kann, wenn eine Unterbrechung erlaubt werden soll, müssen die nicht erkannten Unterbrechungsanforderungen gelöscht werden. Deshalb macht das erste SASignal aller nichtbestätigten Unterbrechungsanforderungen unwirksam. Alle /W7"-Signale, r> die nicht behandelt wurden, müssen bis zum nächsten /WP-Signal warten, bevor sie nochmals das Unterbrechungsanforderungsflipflop 29 setzen können. Nur wenn der Unterbrechung stattgegeben wurde, wird^S/o erzeugt und dadurch der /WT-Sperrkreis 20 in dem peripheren Gerät ^gelöscht.

Im folgenden wird auf die periphere Steuereinheit 11 Bezug genommen. Das Ausgangssignal PINT vom Sperrkreis 20 wird einem Eingang des UND-Gliedes 23 zugeführt. Der andere Eingang des UND-Gliedes 23 empfängt das Signal PIPP. das durch die logische Inversion des PIPP im Inverter 27 gebildet wird. Das Ausgangssignal vom UND-Glied 23 wird dem D-Eingang eines D-Flipflops 29 zugeführt. Ein D-Flipflop ist eine bistabile Kippschaltung, dessen Ausgang eine Funktion des Eingangs ist, der einen Taktimpuls früher auftritt. Das D-Flipflop 29 wird zur SR-Zeh getaktet, indem das S/?-Signal an dem CP-Eingangsanschluß des D-Flipflops 29 über ein UND-Glied 26 angelegt wird. Wenn der D-Eingang beim Anstieg des S/?-Taktimpulses einen 1 -Pegel annimmt, wird das Flipflop 29 gesetzt, so daß ein !-Pegel am (^-Ausgang auftritt Der CtAusgang des D-Flipflops 29 ist mit dem Eingang des UND-Gliedes 26 verbunden und mit einem UND-Glied 40 (Fi g. 2B) Das Signal 5Twird an das UND-Glied 25 eo gemeinsam mit dem Signal RST angelegt, so daß das D-Flipflop 29 gelöscht werden kann. Das UND-Glied 40 bestimmt die Priorität der einzelnen peripheren Einheit auf dem Bus. Das UND-Glied 40 emfpängt an einem seiner Eingänge das Befähigungssignal ENs- Der _bs Ausgang des UND-Gliedes 40 ist das £W_rSignai. Eine auf der PINT- Leitung auftretende Programmunterbrechungsforderung am UND-Glied 23 wird in einen hohen Pegel umgewandelt, der am (^-Ausgang des Flipflops 29 auftritt, wobei ein Signal mit einem niedrigen Pegel am ^Ausgang erscheint, das dem UND-Glied 40 zugeführt wird, so daß dadurch bewirkt wird, daß am £WrAusgang ein Signal mit einem niedrigen Pegel erscheint. Dieses Signal mit dem niedrigen Pegel zeigt den anderen Einheiten über die gemeinsame Busleitung an. daß sie nicht priorisiert sind. Das ΕΛ/rSignal vom UND-Glied 40 wird im Inverter 46 invertiert und einem Eingang des UND-Gliedes 41 zugeleitet. Der Ausgang des UND-Gliedes 41 nimmt für die genannte Eingangsbedingung einen hohen Signlpegel an. Dieser hohe Signalpegel erscheint jeweils dann, wenn die einzelne periphere Einheit Priorität hat und Zugriff zu dem Bus wünscht.

Das D-Flipflop 47 ist ein Zugriffsflipflop, das an seinem (^-Ausgang ein Signal liefert, dessen hoher Pegel anzeigt, daß die spezielle periphere Einheit eine Anforderung hat und daß sie Priorität für die Verwendung des Busses besitzt. Das S/?-Taktsignal wird dem CP-Eingang des Fiipriops 47 zugeführt. Der tatsächliche Zugriff zu dem gemeinsamen Bus wird begrenzt auf eine Zeitbedingung, bei der die gemeinsame Busleitung nicht überlastet ist. Diese Bedingung wird durch das Signal BSV, am UND-Gjied 50 angezeigt. Mit dem »Nichtbelegtw-Signal BSV am Eingang des UND-Gliedes 50 und einem 1-Pegel am anderen Eingang, da das Flipflop 47 gesetzt ist, wird das UND-Glied 50 ein 1-Signal erzeugen. Dieses I-Signal wird als Taktsignal an den Cf-Anschluß des Flipflops 48 und des Flipflops 49 angelegt. Das UND-Glied 44 löscht das Flipflop 47 beim Empfang eines 0-Signals an RSToder D~Ä. Das Flipflop 48 empfängt an seinem D-Eingang das <?-Ausgangssignal vom D-Fliplfop 29. Der (^-Ausgang des Flipflops 48 wird dann dem offenen Kollektor-NANJJ-GIied 54 zugeführt, das das 3ÄSignal abgibt. Das 5/-Signal informiert den Prozessor 15, daß die gegenwärtig auf den D/4 7"/4-Leitungen vorhandenen Daten Unterbrechungsdaten sind, und der Prozessor die spezielle Unterbrechungsstartroutineadresse bestimmen soll. Das Signal 57 am Ausgang des offenen Kollektor-NAND-Gliedes 54 bleibt so lange bestehen bis ein »Belegt«-Signal BSY am Eingang des NAND-Gliedes 51 empfangen wird. Das Erscheinen des fiSV-Signals zeigt an, daß die periphere Steuereinheit mit der gemeinsamen Busleitung verbunden ist. Das NAND-Glied 51 empfängt ebenfalls an einem Eingang das Signal am (^-Ausgang des Flipflops 48. Das Signal am Ausgang des NAND-Gliedes 51 wird einem Eingang des UND-Gliedes 42 zugeführt. An dessen anderem Eingang das /?S7"-SignaI liegt. Ist eines dieser Signale ein 0-Signal, dann wird das Flipflop 48 gejöscht Am ^"Ausgang des Flipflops 48 tritt das Signal Sf_D auf, das an den Sperrkreis 20 zurückzuführt wird, um die ursprüngliche Quelle der Programmunterbrechung zu löschen.

Für die DAM-Eingriffe empfängt das UND-Glied 24 das DMA-Signal von dem Sperrkreis 21 und ein PfPP-Signal von dem Prozessor. Wenn beide Signale vorhanden sind, zeigt der Ausgang des UND-Gliedes 24 an, daß eine DA*4-Einheit den Bus anfordern möchte. Das Ausgangssignal vom UND-Glied 24 wird dem D-Eingang eines D-Flipflops 30 zugeführt. Der <?-Ausgang des D-Flipflops 30 ist_mit dem D-Eingang des Flipflops 49 verbunden. Der (^-Ausgang des D-Flipflops ist mit einem Eingang des UND-Gliedes 40 und mit dem Eingang eines UND-Gliedes 28 verbunden. Das UND-Glied 28 empfängt an seinem anderen Eingang

das Taktsignal SR. Der Ausgang des UND-Gliedes 28 ist mit dem Takteingang CPdes Flipflops 30 verbunden. Wenn ein, eine D/VM-Übertragung anforderndes peripheres Gerät, priorisiert ist, so wird der (^-Ausgang des Flipflops 47 ein I-Signal abgeben wenn das ί BSV-Signal einen 1-Pegel besitzt, wodurch wiederum das Flipflop 49 gesetzt wird, so daß am (^-Ausgang ein I-Pegel erscheint. Dieses 1 -Signal wird dem Eingang eines offenen Kollektor-NAND-Gliedes 53 zugeführt. Der Ausgang des NAND-Gliedes 53 ist das gemeinsame Bussignal SWl. Das NAND-Glied 55 empfängt das Signal vom (^-Ausgang des Flipflops 49 und das BSV-Signal. Der Ausgang des NAND-Gliedes 55 ist mit einem Eingang des UND-Gliedes 43 verbunden, während dessen anderer Eingang mit dem /?S7"-Signal ü beaufschlagt wird. Wenn eines der Signale, ein O-Signal ist, wird der Ausgang des UND-Gliedes 43 einen O-Pegel annehmen und damit das Flipflop 49 löschen. Das Signal SMI wird erzeugt, wenn das Flipflop 49 gesetzt ist und das BSV-Signal sich auf einem 1-Pegel befindet. Das S/vf/'-Signai (siehe Fig. i) wird dein Speicher zugeführt, wenn ein Speicherzyklus stattfinden soll, so, daß der Speicher entsprechend reagiert, um entweder Daten zu lesen oder Daten zu dem rjriorisierten peripheren Gerät zu übertragen. Der r> (^-Anschluß des Flipflops 49, der mit SMi₀ bezeichnet ist, ist zurückgeführt, zum UND-Glied 31, so daß eine einfache Löschung der bestätigten peripheren DMA-Anforderung möglich ist. Dies bewirkt auch die Löschung des Flipflops 30, so daß weitere Anforderungen nach einem Buszugriff durch das periphere Gerät am Ausgang des Sperrkreises 21 wieder eingeführt werden müssen.

Im folgenden wird auf F i g. 3 Bezug genommen. Die Startforderungsimpulse SR werden in einem festen 3; Abstand erzeugt, wenn sich die gemeinsame Busleitung in einem Ruhezustand befindet. In anderen Fällen ist die Periode der S/?-Taktimpulse eine Funktion der Aktivität gemeinsamen Busleitung. In dem festen Intervall ist die Periode zwischen den Impulsen gleich der Speicherzykluszeitperiode. Die Breite der S/?-Taktimpulse ist bei der bevorzugten Ausführungsform, kleiner als 30 Nanoseicunden. Drei Zustände der Busoperationen sind in F i g. 3 gezeigt. Die Zustände sind mit 1 bis 3 bezeichnet und entlang der unteren horizontalen Achse *5 der Zeichnung angedeutet. Die horizontale Achse ist eine Zeitachse. Die Operationsbedingung 1 gilt für die DAf/4-Übertragung. Die Bedingung 2 ist die Programmuntc-brechungsbedingung und die mit 3 bezeichnete Bedingung ist die Ruhebedingung.

Die mit einem Kreis versehen Zahlen Φ, © und Φ entsprechen dem Auftreten der Ereignisse in einer speziellen Zeitfolge, die durch die mit einem Pfeil versehene Vorder- bzw. Rückflanke der Signale SR, BSY oder DA eingeleitet wird. So wird beispielsweise beim Auftreten der ersten mit einem Pfeil versehenen Vorderflanke der Impulssequenz SÄ das Flipflop 30 auf seinen hohen Pegel mit Φ gesetzt und £7Vr geht auf den niedrigen Pegel mit Q). Die gestrichelten Bereiche in den DMA- und P//VT-Signalen zeigen Zeiten an, in denen ein Obergang erfolgen kann.

Im folgenden wird Bezug auf die Operationsbedingung 1 genommen, die eine DAM-Übertragung beinhaltet (vgl. auch F i g. 2A und 2B). In F i g. 3 ist eine Anforderung durch das Ansteigen des DM4-Signals angedeutet Dieses Signal erscheint am Ausgang des Sperrkreises 21, der in dem peripheren Gerät enthalten ist Zu diesem Zeitpunkt ist das Signal PIPPebenfalls auf 1-Pegel, so daß das Auftreten eines S/Mmpulses das Flipflop 30 setzt und die periphere Steuereinheit den nächsten Buszyklus anfordern kanu. Es sei angenommen, daß das spezielle Gerät priorisiert ist, da ENn kontinuierlich einen I-Pegel aufweist. Wenn dieses Signal, einen 0-Pegel annimmt, würde ein anderes vorangehendes Gerät priorisieri sein und bevorzugt Buszugriff bekommen. Das Signal ENt nimmt einen 0-Pegel an, um alle nicht priorisierten peripheren Geräte vom Buszugriff abzuhalten. Der zunächst auftretende S/?-Impuls wird dem speziellen priorisierten peripheren Gerät, beim Auftreten eines SSV-Signals mit 1-Pegel Zugriff bewilligen und einem Speicherzyklus starten, in dem ein Signal mit einem 0-Pegel auf der SMALeitung erzeugt wird. Das SÄTÄSignal ist auf 0-Pegel, während das SSV-Signal P/PP-Signals auf 1-Pegel liegt. Während dieser Zeit werden die Adressenleitungen durch das periphere Gerät aktiviert und fallweise auch die Datenleitungen. Das Flipflop 49 zeigt den Zustand_des SMASignals an uiiii, wenn es gesetzt ist, liegt am Q Ausgang ein 0-Pege!, durch den das Flipflop 30 und der Sperrkreis 21 über die /?£-Leitung gelöscht werden.

Bei der Programmunterbrechungsbedingung Φ fordert die periphere Einheit durch Setzen des Sperrkreises 20 eine Programmunterbrechung an. Dabei wird bei einem S/?-Taktimpuls der Prozessor ein P/PP-Signal mit 0-Pegel erzeugen. Die Inversion des P/PP-Signals bewirkt, daß das Prugrammunterbrechungssignal PINT eine Busanforderung stellt, wenn SR ansteigt. Zu dieser Zeit wird EAZ₇-nach unten gehen und die verbleibenden Geräte in der Prioritätskette werden unwirksam. Der nächstfolgende S/Mrnpuls wird das Flipflop 47 setzen und nach Feststellen eines SSV-Signals mit 1-Pegel die periphere Steuereinheit anweisen, ein Signal Sl zu erzeugen, durch das eine Unterbrechungsinformation an den Prozessor übertragen wird. Das D-FIipflop 29 wird durch das SASignal gelöscht, wodurch wiederum der Ausgang des UND-Gliedes 40 auf einen 1-Pegel geht.

Die Operationsbedingung in F i g. 3 ziegi den Pegel des Signals für den Ruhezustand, d.h. wenn die periphere Einheit nicht einen Buszugriff anfordert. In diesem Zustand werden die Taktimpulse SR fortlaufend in festen Abstand erzeugt.

In Fig.4 ist eine Schaltung zur Erzeugung der S/?-Taktimpulse gezeigt, die ein Flipflop 61, eine monostabile Kippschaltung 60, ein ODER-Glied 63 und einen Zeitgeber 62 enthält. Diese Schaltung kann in der Bussteuereinheit 10 enthalten sein, die wiederum in dem Prozessor 15 vorgesehen sein kann, während des Betriebes erzeugt die Kippschaltung 60 einen Einzelimpuls, dessen Breite etwa 30 Nanosekunden beträgt. Dieser Impuls wird erzeugt, wenn eine von zwei Voraussetzungen vorliegt: Die Hinterflanke des ZM-Signals setzt das Flipflop 61, wodurch eine Voraussetzung gegeben ist, während der Zeitgeber 62 die Abwesenheit eines Speicherzyklus für eine wesentliche Zeit anzeigt; dadurch ist die zweite Voraussetzung gegeben. Diese beiden Signale werden in dem ODER-Glied 63 kombiniert, dessen Ausgangssignal die Kippschaltung 60 triggert

Das Signal DA ist ein Datenverfügungssignal, das vom Prozessor und dem Speicher zur Verfügung gestellt wird.

F i g. 5 zeigt Übergänge des DA-Signais in bezug auf die Übergänge des SSV-Signals. Das Signal DA tritt nach deinUbergangdes Belegtsignals SSYvom 1-Pegel

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auf den O-Pegel auf und es hört auf, bevor das ßSV-Signal unwirksam wird. Der Prozessor_erzeugt das BSY- und das Datenverfügungssignal DA, wenn eine periphere Einheit ein S^Sigrial liefert. Das Belegt-Signal BSYund das Da ten Verfügungssignal DA werden in dem Speicher erzeugt, wenn das 5M/-Signal auf der gemeinsamen Busleitung auftritt.

Hierzu 5 Blatt Zeichnungen

Claims (1)

1. Patentanspruch;

   Schaltungsanordnung zur Behandlung von Unter' brechungsanforderungen, die von an eine gemeinsanie Busleitung angeschlossenen peripheren Einheiten, die jeweils aus einem peripheren Gerät und einer zugehörigen peripheren Steuereinheit gebildet sind, geliefert werden, von denen jede eine mit einer Anforderungsanzeigevorrichtung gekoppelte Prio- ίο ritätsschaJtung besitzt, wobei die Prioritätsschaltungen aller peripheren Einheiten in Reihe geschaltet sind und ein Prioritätsbefähigkeitssignal an die Prioritätsschaltung der ersten peripheren Einheit angelegt wird, und wobei die Prioritätsschaltung der η-ten peripheren Einheit (λ=1, 2 ...) abhängig von einem an sie angelegten Prioritätsbefähigungssignal ein Prioritätsbefähigungssignal an die Prioritätsschaltung der (n+ l)-ten peripheren Einheit anlegen kann, wenn nicht die Anforderungsanzeigevorrichtung der η-ten peripheren Einheit anzeigt, daß letztere Zugang zur gemeinsamen Busleitung fordert, wodurch immer nur einer, ein Prioritätsbefähigungssignal empfangenden, jedoch kein Prioritätsbefähigungssignal an die nächste periphere Einheit abgebenden peripheren Einheit Zugang zu der gemeinsamen Busleitung gewährt wird, und wobei mit der gemeinsamen Busleitung ein Speicher und ein Prozessor gekoppelt sind, dadurch gekennzeichnet, daß die Anforderungsanzeigevorrichtung eine erste (29) und eine zweite (30) mit der Prioritätsschaltung der peripheren Einheit (11, 12) gekoppelte bistabile Vorrichtung besitzt, die erste (PINT) und zweite (DMA) Anforderungssignale von peripheren Einheiten für einen Zugriff zum Prozessor (15) bzw. zum Speicher (14) an die entsprechende, aus Torvorrictitungen (40, 41, 46) bestehende Prioritätsschaltung anlegen können,
   daß zum wahlweisen Setzen entweder der ersten (29) oder der zweiten (30) bistabilen Vorrichtung durch eines der Anforderungssignale eine erste (23) und eine zweite (24) Eingangstorvorrichtung mit entsprechenden Eingängen der bistabilen Vorrichtungen (29, 30) gekoppelt sind, wozu der Prozessor (15) ein Unterbrechungserlaubnis-Signal an die erste Eingangstorvorrichtung (23) und ein dazu komplementäres Signal (PIPP) an die zweite Eingangstorvorrichtung (24) anlegt,

   daß die Torvorrichtungen (40, 41, 46) mit den Ausgängen der ersten und zweiten bistabilen so Vorrichtungen verbunden sind und ein an sie angelegtes Prioritätsbefähigungssignal (EN_n) empfangen können, wobei die Torvorrichtungen (40,41, 46) einen Ausgang besitzen, der mit einer dritten bistabilen Vorrichtung (47) gekoppelt ist, die in ihrem gesetzten Zustand anzeigt, daß die periphere Einheit priorisiert ist und Zugang zur gemeinsamen Busleitung anfordert, daß eine vierte (48) und eine fünfte (49) bistabile Vorrichtung vorgesehen ist, deren Dateneingänge mit den Ausgängen der ersten ω (29) bzw. zweiten (30) bistabilen Vorrichtung gekoppelt sind und abhängig davon gesetzt werden können, daß die dritte bistabile Vorrichtung (47) sich in gesetztem Zustand befindet und ein Zur-Verfügungsstellungs-Signal (BSY) vorhanden ist, das die Verfügbarkeit der gemeinsamen Busleitung meldet, und daß ein Ausgang der vierten bistabilen Vorrichtung (48) über ein Schaltglied (54) mit offenem Kollektor mit Röekstellsehaltungen (25) in allen peripheren Einheiten verbunden ist, wodurch Rflckstellsignale (Sl), an die ersten bistabilen Vorrichtungen (29) aller peripherer Einheiten angelegt werden.