DE2731188A1

DE2731188A1 - Datenverarbeitungssystem

Info

Publication number: DE2731188A1
Application number: DE19772731188
Authority: DE
Inventors: Jun Roy Sterling Nutter; John Henry Verwys; Jerry Robert Washburn
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1976-07-12
Filing date: 1977-07-09
Publication date: 1978-01-19
Also published as: DE2731188C2; CA1103323A; JPS6041783B2; GB1541954A; US4059851A; JPS5333545A

Description

Die Erfindung betrifft ein Datenverarbeitungssystem mit einem gemeinsamen Bus, einer Vielzahl von peripheren Einheiten, die mit dem genannten gemeinsamen Bus verbunden sind und die entsprechende Prioritätsnetzwerke enthalten, welche in Serie geschaltet sind und dadurch eine Serie für die genannten peripheren Einheiten bilden und mit entsprechenden Anforderungsanzeigemitteln, die mit den entsprechenden Prioritätsnetzwerken verbunden sind, wobei Mittel zur Lieferung von Prioritätsbefähigungssignalen an das Prioritätsnetzwerk der ersten peripheren Einheit vorgesehen sind und das Prioritätsnetzwerk der η-ten peripheren Einheit (n « 1, 2 usw.) so aufgebaut 1st, daß in Reaktion auf ein Prioritätsbefähigungssignal, das an dieses angelegt wird, ein Prioritätsbefähigungssignal an das Prioritätsnetzwerk der (n+l)ten peripheren Einheit angelegt wird, es sei denn, daß die Anforderungsanzeigemittel der n-ten peripheren Einheit anzeigen, daß die n-te periphere Einheit Zugriff zu dem gemeinsamen Bus fordert, wobei während des Betriebes höchstens eine periphere Einheit ein Prioritätsbefähigungssignal empfängt aber kein Prioritätsbefähigungssignal an die nächste Einheit abgibt und der Priorität fUr den Zugriff zu dem gemeinsamen Bus bewilligt wird.

Es 1st bereits ein Datenverarbeitungssystem der oben spezifizierten Art bekannt, in dem ein Prozessor mit einem gemeinsamen Bus verbunden 1st und in dem periphere Einheiten nur mit dem Prozessor eine Kommunikation betreiben können. Dieses bekannte System weist den Nachteil auf, daß eine periphere Einheit nicht direkt Zugriff zu einem Speicher bekommen kann.

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Es ist eine Aufgabe der vorliegenden Erfindung, ein einfaches und billiges Datenverarbeitungssystem der eingangs bezeichneten Art aufzuzeigen, in dem jede periphere Einheit Zugriff zu einem Prozessor oder direkt zu einem Speicher erlangen kann.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß ein Speicher und ein Prozessor vorgesehen sind, die mit dem gemeinsamen Bus verbunden sind, worin jede Anforderungsanzeigevorrichtung erste und zweite Anforderungssignal generatormi ttel enthält, die mit dem Prioritätsnetzwerk der peripheren Vorrichtung verbunden sind und die so aufgebaut sind, daß entsprechende erste oder zweite Anforderungssignale zur Zuführung zu dem Prioritätsnetzwerk erzeugt werden und daß angezeigt wird, daß die periphere Einheit Zugriff zu dem Prozessor oder zu dem Speicher benötigt und wobei Anforderungssteuervorrichtungen vorgesehen sind, die mit den peripheren Einheiten gekoppelt sind und die so aufgebaut sind, daß sie selektiv die Operation aller ersten oder aller zweiten Anforderungssignalgeneratormittel ermöglichen.

Eine AusfUhrungsform der Erfindung wird nun anhand eines Beispiels beschrieben, wobei Bezug auf die beillegenden Zeichnungen genommen wird. In diesen zeigen

Fig. 1 ein Blockschaltbild eines Datenverarbeitungs· systems;

Fig. 2A und Fig. 2B ein Logikschaltbild eines Teils des Systems gemäß Fig. 1;

Fig. 3 eine Anzahl von We11 enformen, die zur Erläuterung der Arbeitsweise des Systems gemäß Fig. 1 verwendet werden können;

Fig. 4 ein Logikschaltbild einer Schaltung, die zur Erzeugung eines Systemtaktes verwendet werden kann und

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Fig. 5 Wellenformen, die beim Arbeiten der Schaltung gemäß Fig. 4 auftreten.

Fig. 1 zeigt ein Blockschaltbild eines Oatenprozessors 15, einer Anzahl von peripheren Einheiten (PER) 12, eines Speichers 15, einer Anzahl peripherer Steuereinheiten (PCU) 11 und eine Bussteuereinheit 10. Die Bussteuereinheit 10 kann in manchen Anwendungsfällen einen Prozessor 15 enthalten. Zum Zwecke der Erläuterung und der vereinfachten Darstellung sind lediglich zwei periphere Einheiten 12, nämlich PER 1 und PER N, gezeigt, wobei sich jedoch versteht, daß mehr periphere Einheiten vorgesehen sein können. Die peripheren Einheiten können Vorrichtungen, wie Drucker, Band- und Plattengeräte, Kartenleser, Kommunikationsvorrichtungen und andere Prozessoren sein. Jede der peripheren Einheiten 12 ist mit einer zugeordneten peripheren Steuereinheit 11 verbunden. Für Erläuterungszwecke wurden lediglich zwei periphere Steuereinheiten PCU 1 und PCU N dargestellt.

Der Ausdruck "gemeinsamer Bus" bedeutet in diesem Zusammenhang, daß eine Gruppe von Signalleitungen vorgesehen sind, die gleichzeitig zu oder von mehr als einer peripheren Einheit Signale senden und/oder empfangen. In Fig. 1 besteht der gemeinsame Bus aus horizontalen, untereinander verbundenen Leitungen mit gemeinsamer Länge. Ein einzelner Busdraht kann zu verschiedenen Zeiten unterschiedliche Signale Übertragen. Jede der peripheren Einheiten 12 1st durch eine zugeordnete periphere Steuereinheit U mit den gemeinsamen Bussteuerleitungen verbunden, um die Priorität zu reduzieren. Die niedrigste Prioritätsvorrichtung, die mit dem gemeinsamen Bus verbunden ist, ist der Prozessor 15. Der Prozessor 15

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weist die niedrigste Priorität auf» da seine Wiederholungszelt am wenigsten kritisch 1st unter den anderen gemeinsamen Busvorrichtunge. Die peripheren Einheiten können beispielsweise mit anderen Arten von mechanischen Bewegungen oder Realzeitverarbeitungen, die eine unmittelbare Beachtung erfordern, kombiniert sein. Die periphere Steuereinheit, die die höchste Priorität aufweist, wird ausgewählt, wenn mehr als eine Anforderung zum Buszugriff vorliegt. Dadurch werden Doppelsinnigkeiten vermieden, die entstehen wUrden, wenn mehr als zwei Vorrichtungen versuchen wUrden, gleichzeltig Zugriff zu dem gemeinsamen Bus zu bekommen. Dagegen 1st ein unmittelbarer Zugriff flir die Vorrichtung mit der höchsten Priorität gegeben. Die peripheren Steuereinheiten 11 sind miteinander verbunden,und zwar jeweils der Ausgang mit dem Eingang, so daß eine serielle Anordnung über eine Leitung, die mit EN bezeichnet 1st, gebildet wird. Der Ausgang der letzten peripheren Steuereinheit PCU N ist mit dem Eingang der niedrigsten Prioritätsvorrichtung verbunden; In diesem speziellen Fall mit dem Prozessor 15. Die an der Befähigungsleitung EN auftretenden Signale sagen der speziellen peripheren Steuereinheit, daß Zugriff gefordert wird und daß diese die höchste Priorität hat oder daß sie diese nicht hat. So wird beispielsweise die periphere Steuereinheit PCU 1, dies 1st die Einheit mit der höchsten Priorität, mit einem kontinuierlichen hohen Signalpegel versorgt, der einen logischen 1-Pegel darstellt, und am Eingangsanschluß EN_n auftritt. Das Logik-1-Pegel-Signal am Eingang einer peripheren Steuereinheit zeigt an, daß die spezielle Einheit die höchste Priorität 1n der Kette hat und wenn ein Anforderungssignal mit einem Log1kpege1-1-S1gnal an einem der Eingänge PINT (program Interrupt request signal)

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oder am Eingang DMA (direct memory access signal) von der peripheren Einheit, die mit der entsprechenden peripheren Steuereinheit verbunden 1st, auftritt, bedeutet dies, daß die ausgewählte periphere Einheit Zugriff zu dem gemeinsamen Bus bekommt. Zusätzlich wird die periphere Steuereinheit an ihrem Ausgang EN, einen niedrigen Signalpegel erhalten, der äquivalent mit einer logischen 0 ist. Dieses Signal wird zu der nächsten peripheren Steuereinheit übertragen, um wirksam zu verhindern, daß die nachfolgenden peripheren Steuereinheiten Zugriff zu dem gemeinsamen Bus für Ihre zugeordneten peripheren Einheiten bekommen können. Der O-Pegel an jeder der aufeinanderfolgenden peripheren Steuereinheiten wird eine logische 0 sein, die anzeigt, daß eine periphere Einheit mit einer höheren Priorität Zugriff zu dem gemeinsamen Bus fordert. Zusammenfassend kann gesagt werden, daß eine logische 0 an dem Befähigungseingang an jeder der peripheren Steuereinheiten bewirkt, daß eine logische 0 an dem Ausgang desselben auftritt. Dies geschieht unabhängig davon, ob die zugeordnete periphere Einheit Zugriff durch Erzeugung eines logischen 1-Signals an der PINT-Leitung oder der zugeordneten DMA-Leitung fordert. Die PINT- und DMA-Signal leitungen sind beide Kennzeichnungsleitungen (flag lines), da sie anzeigen, welche periphere Steuereinheit Buszugriff benötigt. Die PINT-S1gnalleitung wird von einer peripheren Einheit benötigt, um eine Programm-Typ-Unterbrechung durch Erzeugung des Programmunterbrechungssignals PINT mit einem logischen 1-Pegel durchzuführen. Die DMA-Signal leitung wird verwendet, wenn die periphere Einheit Transferdaten zu oder von dem Speicher direkt empfangen soll. Diese spezielle übertragung erfordert, daß die periphere Einheit ein D1rektspeicherzugr1ffssignal DMA

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mit einem logischen 1-Pege1 erzeugt, um Buszugriff zu bekommen und eine Adresse für den Speicher zur Verfügung zu stellen sowie Daten zu senden oder zu empfangen.

Die Bussteuereinheit 10 liefert die Signale RST und SR zu jeder der peripheren Steuereinheiten sowie für den Speicher und den Prozessor. Das Vorhandensein eines Striches über einem Signal zeigt an, daß es das Komplementsignal des Signales ohne den Strich ist. Das Zurücksetzsignal RST wird in einer Energieaufbaubedingung von der Bussteuereinheit erzeugt, wenn die Bussteuereinheit feststellt, daß Energie an das System angelegt wird und es wird dazu verwendet, um alle Systeme betriebsbereit bzw. klar für ihre Startbedingungen zu machen. Diese Einleitungsbedingung wird an die peripheren Steuereinheiten angelegt und ebenfalls an den Speicher und den Prozessor. Die Bussteuereinheit 10 erzeugt ebenfalls ein SR-Signal. Das Signal SR wird zur Bestimmung des Startanforderungssignals verwendet und an alle peripheren Einheiten sowie an den Speicher und den Prozessor gesendet. Die Bussteuereinheit 10 kann Startforderungssignale SR unterdrücken. Das Signal 3T ist ein Startunterbrechungssignal, das als Abtastimpuls mit den Daten auf der Datenleitung während eines Unterbrechungsdatentransfers übertragen wird, um dem Prozessor anzuzeigen, was die Datenunterbrechungsdaten sind. Die Leitung, die mit DATA bezeichnet ist, verbindet die peripheren Einheiten mit dem Speicher und dem Prozessor 15.

Das Signal PIPP ist ein Programmunterbrechungs· erlaubnissignal , das von dem Prozessor erzeugt wird und an jede der peripheren Einheiten 11 gelangt. Das PIPP-Signal wirkt in der Weise, daß jede periphere Einheit

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in der Lage ist, über die periphere Steuereinheit Zugriff zu dem gemeinsamen Bus zu bekommen und Unterbrechungsinformationen an den Prozessor 15 zu senden. Die Signalleitung, die mit TT verbunden ist, verbindet jede der peripheren Steuereinheiten mit dem Prozessor 15. Die Leitungen RE und SIq von jeder der peripheren Steuereinheiten zu den entsprechenden peripheren Einheiten sind Zurücksetzleitungen, die wirksam die DMA- und PINT-Signalkreise in den entsprechenden peripheren Einheiten zurücksetzen. Jede der peripheren Steuereinheiten entlang bis zum Prozessor 15 ist durch eine Steuerleitung, die mit SMI bezeichnet ist, mit dem Speicher 14 verbunden. Die Anwesenheit eines SMI-Signals zeigt dem Speicher an, daß ein Speicherzyklus auftreten soll. Die Einheit, die Zugriff zu dem gemeinsamen Bus besitzt, muß ein geeignetes Signal auf diese Leitung setzen, um zu bewirken, daß der Speicher einen Speicherzyklus einleitet und um festzulegen, ob es sich um einen Lese- oder einen Schreibzyklus handelt. Die Speichereinheit wiederum wird mit einem BSY-Signal beaufschlagt, dessen Pegel anzeigt, ob der Speicher zur Verfügung steht oder nicht. Die Anwesenheit eines DT-Signals zeigt an, daß Daten zur Verfügung stehen. Die während einer DMA-Operation zur Verfügung stehenden Daten werden von dem Speicher zur Verwendung für die Bussteuereinheit 10 erzeugt, so daß in dieser ein Startanforderungssignal SR entstehen kann. Die Leitung AD überträgt die Wort- oder Byteadresse, die während eines Speicherlese- oder Schreibzyklus an die Speichereinheit übertragen werden soll.

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Im folgenden wird auf Fig. 2A und Fig. 2B Bezug genommen. Wie aus Fig. 2A hervorgeht, enthält jede periphere Einheit 12 Steuerschaltungen. Zwei Sperrkreise 20 und 21, von denen jeder zwei kreuzgekoppelte NAND-Glieder enthält, bieten zeitweise eine Speicherung der DNA- und Unterbrechungsanforderungen. Ein NAND-Glied 32 mit offenem Kollektor ermöglicht es, daß die Draht-ODER-Bedingungen von allen PINT-Le1tungen anzeigen, daß der Prozessor eine oder mehrere Unterbrechungen wünscht. (Unter einer offenen Kollektorvorrichtung wird eine Vorrichtung verstanden, die einen Transistor enthält, dessen Kollektor direkt verbunden 1st, um einen Ausgang flir die Anordnung zu bilden. Eine solche Verbindung 1st von Vorteil an den Stellen, wo eine Anzahl von Vorrichtungen mit einer gemeinsamen Leitung verbunden werden soll.) Der Sperrkreis 20 erzeugt beim Auftreten eines N1edr1gpegels1gnals auf der peripheren Unterbrechungsanforderungsleitung 72 an den beiden Eingängen des offenen Kollektortores 32 ein Signal mit einem hohen Pegel, wodurch wiederum auf der Leitung PINT ein Signal mit einem niedrigen Pegel entsteht. Der Kreis 20 bleibt wirksam bis er ein Signal mit einem niedrigen Pegel von der peripheren Steuereinheit auf der 3T^-Le1tung erhält, wodurch angezeigt wird, daß diese spezielle Unterbrechung bewilligt wurde. Der Sperrkreis 21 arbeitet 1n ähnlicher Welse und wird beim Auftreten eines N1edr1gpege1s1gnals auf der peripheren DMA-Anforderungsleitung 74 gesetzt und bleibt so lange gesetzt bis RE niedrig wird. Im gesetzten Zustand des Sperrkreises 21 wird bewirkt, daß auf der DMA-Leitung zu der peripheren Steuereinheit der Signal pegel hoch wird. RE wird auf ein niedriges Signal zurückgesetzt, wenn der Zugriff zu dieser speziellen

peripheren Einheit bewilligt wird.

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Wenn mehr als ein PINT auf sein entsprechendes Anforderungsf1 iflop (Flipflop 29) getaktet wird, muß die Unterbrechungsanforderung der niedrigen Priorität geklärt werden, da andernfalls der Prozessor in einer Softwareroutine unterbrechen werden könnte, die nicht unterbrochen werden sollte. Um der Software die Steuerung zu ermöglichen, wenn eine Unterbrechung erlaubt werden soll, müssen die Unterbrechungsanforderungen, die nicht erkannt wurden, gelöscht werden. Deshalb wird der erste TT zur Unwirksammachung aller Unterbrechungsanforderungen, denen nicht stattgegeben wurde, verwendet. Alle PINT-Signale, die nicht weiter verteilt werden, müssen bis zum nächsten PIPP-Signal warten, bevor sie nochmals das Unterbrechungsanforderungsf1ipflop 29 setzen können. Nur wenn der Unterbrechung stattgegeben wurde, wird TT^ erzeugt und dadurch der PINT-Sperrkreis 20 in der peripheren Einheit 12 gelöscht.

Im folgenden wird auf die periphere Steuereinheit 11 Bezug genommen. Das Ausgangssignal PINT vom Sperrkreis 20 wird einem Eingang des UND-Gliedes zugeführt. Der andere Eingang des UND-Gliedes 23 empfängt das Signal PIPP, das durch die logische Inversion des PIPP im Inverter 27 gebildet wird. Das Ausgangssignal vom UND-Glied 23 wird dem D-Eingang eines D-Flipflops 29 zugeführt. Ein D-Flipflop ist ein Flipflop, dessen Ausgang eine Funktion des Eingangs ist, der einen Taktimpuls früher auftritt. Das Flipflop 29 wird zur SR-Zeit getaktet, indem das SR-Signal an dem CP-Eingangsanschluß des Flipflops 29 über ein UND-Glied 26 angelegt wird. Wenn der D-Eingang durch Anheben des SR-Taktimpulses einen hohen Pegel annimmt, wird das Flipflop 29 gesetzt, so daß ein hoher Pegel am Q-Ausgang auftritt. Der IT-Ausgang des Flipflops 29

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1st mit dem Eingang des UND-Gliedes 26 verbunden und mit einem UND-Glied 40 (Fig. 2B). Das Signal CT wird an das UND-Glied 25 über den Eingang TCT angelegt, so daß die Löschung des Flipflops 29 unterstützt wird. Das UND-Glied 40 bestimmt die Priorität der einzelnen peripheren Einheit auf dem Bus. Das UND-Glied 40 empfängt an einem seiner Eingänge das Befähigungssignal EN». Der Ausgang des UND-Gliedes 40 1st das EN_T-S1gna1. Eine auf der PINT-Leitung auftretende Programmunterbrechungsforderung am UND-Glied 23 wird in einen hohen Pegel umgewandelt, der am Q-Ausgang des Flipflops 29 auftritt, wobei ein Signal mit einem niedrigen Pegel am ^-Ausgang erscheint, das dem UND-Glied 40 zugeführt wird, so daß dadurch bewirkt wird, daß am ENj-Ausgang ein Signal mit einem niedrigen Pegel erscheint. Dieses Signal mit dem niedrigen Pegel zeigt den anderen Einheiten über dem gemeinsamen Bus an, daß sie keine Priorität haben. Das ΕΝγ-Signal vom UND-Glied 40 wird im Inverter 46 logisch invertiert und einem Eingang des UND-Gliedes 41 zugeleitet. Der Ausgang des UND-Gliedes 41, der für die Eingangsbedingung soeben erwähnt wurde, nimmt einen hohen Signalpegel an. Dieser hohe Signalpegel erscheint jeweils dann, wenn die einzelne periphere Einheit Priorität hat und Zugriff zu dem Bus wünscht.

Das D-Flipflop 47 ist ein Zugriffsflipflop, das an seinem Q-Ausgang ein Signal liefert, dessen hoher Pegel anzeigt, daß die spezielle periphere Einheit eine Forderung hat und daß sie Priorität für die Verwendung des Busses besitzt. Das SR-Taktsignal wird dem CP-Eingang des Flipflops 47 zugeführt. Der tatsächliche Zugriff zu dem gemeinsamen Bus wird begrenzt auf eine Zeitbedingung,

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bei der der Bus nicht Überlastet ist. Diese Bedingung wird durch den Eingang BSV, der an das UND-Glied 50 angelegt wird, angezeigt. Mit dem "Nichtbeschäftigf-Signal B5Y am Eingang des UND-Gliedes 50 und der Tatsache, daß der andere Eingang einen hohen Wert aufweist, da das Flipflop 47 gesetzt ist, wird das UND-Glied 50 ein Signal mit einem hohen Pegel an seinem Ausgang erzeugen. Dieses Signal mit dem hohen Pegel wird als Taktsignal an den CP-Anschluß des Flipflops 48 und des Flipflops 49 angelegt. Das UND-Glied 44 löscht das Flipflop 47 beim Absenden eines Signals mit einem niedrigen Pegel an RST oder DT. Das Flipflop 48 empfängt an seinem D-Eingang das Q-Ausgangssignal vom Flipflop 29. Der Q-Ausgang des Flipflops 48 wird dann dem offenen Kollektor-NAND-Glied 54 zugeführt, an dessen Ausgang das TT-Signal entsteht. Das !ΓΓ-Signal informiert den Prozessor 15, daß die gegenwärtig auf den DATA-Leitungen vorhandenen Daten Unterbrechungsdaten sind und der Prozessor die spezielle Unterbrechungsstartroutineadresse bestimmen soll. Das Signal 5T am Ausgang des offenen Kollektorgliedes 54 bleibt so lange bestehen bis ein "Beschäftigt"-Signal BSY am Eingang des NAND-Gliedes 51 empfangen wird. Das Erscheinen des BSY-Signals zeigt an, daß die periphere Steuereinheit mit dem gemeinsamen Bus verbunden ist. Das NAND-Glied 51 empfängt ebenfalls an einem Eingang das am q-Ausgang des Flipflops 48 vorhandene Signal. Der Ausgang des Gliedes 51 wird einem Eingang des UND-Gliedes 42 zugeführt, wobei der andere Eingang mit RST beaufschlagt wird. Beim Auftreten eines dieser Signale mit einem niedrigen Pegel wird das Flipflop 48 gelöscht. Der IT-Ausgang des Flipflops 48 zeigt das Signal 5TT, das dem Sperrkreis 20 zurückgeführt wird, um die ursprüngliche Quelle der Programmunterbrechung zu löschen.

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FUr die DMA-Eingriffe empfängt das UND-Glied das DMA-Signal von dem Sperrkreis 21 und ein FTPT-Signai von dem Prozessor. Wenn beide Signale vorhanden sind, zeigt der Ausgang des Gliedes 24 an, daß eine DMA-Einheit den Bus anfordern möchte. Das Ausgangssignal vom Glied 24 wird dem D-E1ngang eines D-Flipflops 30 zugeführt. Der Q-Ausgang des Flipflops 30 1st mit dem D-E1ngang des Flipflops 49 verbunden. Der IT-Ausgang des Flipflops 30 ist mit einem Eingang des UND-Gliedes 40 und mit dem Eingang eines UND-Gliedes 28 verbunden. Das UND-Glied 28 empfängt an seinem anderen Eingang das Taktsignal SR. Der Ausgang des UND-Gliedes 28 1st auf den Taktanschluß CP des Flipflops gerichtet. Wenn eine spezielle periphere Einheit, die eine DMA-Obertragung fordert. Priorität hat, so wird das Signal am Q-Ausgang des FHpflops 47 infolge des BSY einen hohen Pegel annehmen, wodurch wiederum das Flipflop 49 gesetzt wird, so daß am Q-Ausgang ein hoher Pegel erscheint. Dieser hohe Signalpegel wird dem Eingang eines offenen Kollektor-NAND-Gliedes 53 zugeführt. Der Ausgang des Gliedes 53 1st das gemeinsame Bussignal SMI. Das NAND-Glied 55 empfängt als Eingang das Signal vom Q-Ausgang des Flipflops 49 und das BSY-Signal. Der Ausgang des Gliedes 55 1st mit einem Eingang des UND-Gliedes 43 verbunden, während der andere Eingang mit TCT beaufschlagt wird. In dem Fall, daß eines der Signale einen niedrigen Wert aufweist, wird der Ausgang des Gliedes 43 einen niedrigen Pegel annehmen und damit das Flipflop 49 löschen. Das Signal 5HT wird erzeugt, wenn das FHpflop 49 gesetzt 1st und das BSY-Signal sich auf seinem hohen Pegel befindet. Das 5WT-Signal (siehe F1g. 1) 1st auf die Speichereinheit gerichtet, wenn ein Speicherzyklus auftritt, wodurch

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wiederum bewirkt wird, daß der Speicher entsprechende Aktionen aufnimmt« um entweder zu lesen oder Daten zu der peripheren Einheit mit Priorität zu übertragen. Der ^-Anschluß des Flipflops 49, der mit 5Ml_D bezeichnet ist, gelangt zurück zum UND-Glied 31, so daß eine einfache Löschung der peripheren DMA, deren Anforderung bestätigt wurde, möglich ist. Dies bewirkt auch die Löschung des Flipflops 30, so daß weitere Forderungen nach einem Busservice durch die periphere Einheit am Ausgang des Sperrkreises 21 wieder einsetzen.

Im folgenden wird auf Fig. 3 Bezug genommen. Die Startforderungsimpulse SR werden in einem festen Intervall erzeugt, wenn sich der gemeinsame Bus In einem Ruhezustand befindet. In anderen Fällen ist die Periode zwischen den SR-Taktimpulsen eine Funktion der gemeinsamen Busaktivität. In dem festen Intervall 1st die Zeitperiode zwischen den Impulsen gleich der Speicherzykluszeitperiode. Die Breite der SR-Taktimpulse in der bevorzugten Ausführungsform, die hier beschrieben wird, ist kleiner als 30 Nanosekunden. Drei Zustände der Busoperationen sind in Fig. 3 gezeigt. Die Zustände sind mit 1 bis 3 bezeichnet und entlang der unteren horizontalen Achse der Zeichnung angedeutet. Die horizontale Achse 1st eine Zeitachse, die von links nach rechts ansteigt. Die Operationsbedingung, die mit 1 bezeichnet 1st, 1st die Bedingung für die DMA-Obertragung. Die Bedingung, die während der mit 2 bezeichneten Operation auftritt, 1st die Programmunterbrechungsbedingung und die mit 3 bezeichnete Bedingung 1st die Ruhebedingung.

Die mit einem Kreis versehenen Zahlen 1 , 2 und 3 entsprechen dem Auftreten der Ereignisse in einer speziellen Zeitsequenz, die durch den mit einem Pfeil versehenen Beginn oder Ende der Signale SR, TJST

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oder M eingeleitet wird. So wird beispielsweise beim Auftreten des ersten Teiles an der Vorderkante der Impulssequenz SR das Flipflop 30 auf seinen hohen Pegel "1" gesetzt und EN-j. geht auf den niedrigen Pegel "2". Die gestrichelten Bereiche in den DMA- und FTNT-Signal en zeigen Zeiten an, in denen ein Obergang erfolgen kann.

Im folgenden wird Bezug auf die Arbeltswelse bei dem Zustand 1 genommen, der eine DMA-Übertragung beinhaltet, wobei Fig. 2A und 2B betrachtet wird. In letzterer 1st eine Forderung durch das Ansteigen des DMA-Signals von einem niedrigen Pegel auf einen hohen Pegel angedeutet. Dieses Signal erscheint am Ausgang des Kreises 21, der in der peripheren Einheit enthalten 1st. Zu diesem Zeltpunkt ist das Signal FTFF ebenfalls hoch, so daß das Auftreten eines SR-Impulses das Flipflop 30 setzt und der peripheren Steuereinheit ermöglicht, den nächsten Buszyklus zu fordern. Im Rahmen dieser Erläuterung wird angenommen, daß die spezielle Einheit keine Priorität hat, wie durch die Tatsache angedeutet ist, daß EN_n kontinuierlich einen hohen Pegel aufweist. Wenn dieses Signal niedrig wird, und z. B. einen logischen O-Pegel annimmt, würden die anderen vorangehenden Einheiten eine höhere Priorität aufweisen und verstärkt Buszugriff bekommen. Das Signal EN-* nimmt einen niedrigen Pegel an, um alle peripheren Einheiten mit einer niedrigeren Priorität von einem Buszugriff abzuhalten. Der zunächst auftretende SR-Impuls wird der speziellen peripheren Einheit, die Priorität hat, beim Auftreten eines BSY-Signals mit hohem Pegel Zugriff bewilligen und wird einen Speicherzyklus starten, in de« ein Signal «it einem niedrigen Pegel auf der 5MT-Leitung erzeugt wird. Das SMT-Signal wird während der Zeit

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niedrig sein, während der das BSY-Signal auf einem hohen Pegel liegt. Während dieser Zelt werden die Adressenleitungen durch die peripheren Einheiten aktiviert und in entsprechender Weise auch die Datenleitungen. Das Flipflop 49 2eigt den Zustand von SMI an und wenn es gesetzt 1st, Hegt am ^-Ausgang ein niedriger Signalpegel, durch den das Flipflop 30 und der Kreis 21 liber den Ausdruck RE gelöscht werden.

Der Zustand 2 ist eine Programmunterbrechungsbedingung, in der die periphere Einheit durch Setzen des Kreises 20 eine Programmunterbrechung fordert. Im folgenden Fall wird bei einem SR-Taktimpuls der Prozessor ein PIPP-Signai mit niedrigem Pegel erzeugen. Die Inversion des PIPP ermöglicht es, daß das Programmunterbrechungssignal PINT eine Busanforderung stellt, indem SR ansteigt. Zu dieser Zeit wird ENj nach unten gehen und die verbleibenden Vorrichtungen in der Prioritätskette werden unwirksam. Der nächstfolgende SR-Impuls wird das Flipflop 47 setzen und nach dem Abfragen des BSY-Signals mit hohem Pegel die periphere Steuereinheit anweisen, daß sie ein Signal TT erzeugt, durch das bewirkt wird, daß eine Unterbrechungsinformation an den Prozessor Übertragen wird. Das Flipflop 29 wird durch das SI-Signal gelöscht, wodurch wiederum der Ausgang des UND-Gliedes 40 auf einen hohen Pegel gebracht wird.

Die Operationsbedingung in Fig. 3 zeigt den Pegel des Signals für den Ruhezustand, der existiert, wenn die periphere Einheit nicht nach einem Buszugriff verlangt. Bei diesem Zustand werden die Taktimpulse SR fortlaufend in festen Zeltintervallen erzeugt.

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In Flg. 4 ist eine Schaltung gezeigt, die für die Erzeugung der SR-Taktimpulse geeignet ist und die ein Flipflop 61, einen monostabilen Multivibrator 60 (one-shot), ein ODER-Glied 63 und einen Zeitgeber 62 enthält. Dieser Taktgenerator kann in der Bussteuereinheit 10 enthalten sein. Diese Einheit kann wiederum in dem Prozessor 15 vorgesehen sein. Während des Betriebes erzeugt der Multivibrator 60 einen einzelnen Impuls, dessen Breite etwa 30 Nanosekunden beträgt. Dieser Impuls wird erzeugt, wenn eine von zwei Voraussetzungen vorliegt. Die Hinterkante des Üff-Signals setzt das Flipflop 61, wodurch ein Zustand gegeben 1st, während der Zeitgeber 62 die Abwesenheit eines Speicherzyklus für eine wesentliche Zeit anzeigt. Dadurch wird die zweite Bedingung gegeben. Diese beiden Signale werden in dem ODER-Glied 63 kombiniert, dessen Ausgang den Multivibrator 60 triggert.

Das Signal D~A~ ist ein Datenverfügungssignal, das vom Prozessor und dem Speicher zur Verfügung gestellt wird.

Fig. 5 zeigt den Obergang des ÜA~-S1gnals in bezug auf den Obergang des ESY-Signals. Das Signal TO tritt nach dem Obergang des Belegtsignals BSY von einem hohen Pegel auf einen niedrigen Pegel auf und es verschwindet bevor das BSY-Signal unwirksam wird. Der Prozessor erzeugt das BSY- und das Datenverfügungssignal DT, wenn eine Peripherie ein 5T-S1gnal liefert. Das Belegt- bzw. Beschäftigt-Signal "BTY und das Datenverfügungssignal ÜA~ werden in dem Speicher erzeugt, wenn das 3ΤΓΓ-Signal auf dem Bus aktiv wird.

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-So-

Claims

NCR CORPORATION Dayton, Ohio (V.St.A.)
Patentanmeldung
Unser Az.: Case 2157/GER
DATENVERARBEITUNGSSYSTEM
Patentansprüche:
Ci) Datenverarbeitungssystem mit einem gemeinsamen Bus, einer Vielzahl von peripheren Einheiten, die mit dem genannten gemeinsamen Bus verbunden sind und die entsprechende Prioritätsnetzwerke enthalten, welche in Serie geschaltet sind und dadurch eine Serie für die genannten peripheren Einheiten bilden und mit entsprechenden Anforderungsanzeigemitteln, die mit den entsprechenden Prioritätsnetzwerken verbunden sind, wobei Mittel zur Lieferung von Prioritätsbefäh1gungss1gnalen an das Prioritätsnetzwerk der ersten peripheren Einheit vorgesehen sind und das Prioritätsnetzwerk der η-ten peripheren Einheit (n « 1, 2 usw.) so aufgebaut ist, daß in Reaktion auf ein Prioritätsbefähigungssignal, das an dieses angelegt wird, ein Prioritätsbefähigungssignal an das Prioritätsnetzwerk der (n+l)ten peripheren Einheit angelegt wird, es sei denn, daß die Anforderungsanzeigemittel der η-ten peripheren Einheit anzeigen, daß die n-te periphere Einheit Zugriff zu dem gemeinsamen Bus fordert, wobei während des Betriebes höchstens eine periphere Einheit ein Prioritätsbefähigungssignal empfängt aber kein Prioritätsbefähigungssignal an die nächste Einheit abgibt und der Priorität für den Zugriff zu dem gemeinsamen Bus bewilligt wird, dadurch gekennzeichnet, daß ein Speicher (14) und ein Prozessor (15) vorgesehen sind, die mit dem gemeinsamen Bus verbunden sind,
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ORIGINAL INSPECTED

worin jede Anforderungsanzeigevorrichtung erste (29) und zweite (30) Anforderungssignalgeneratormittel enthält» die mit dem Prioritätsnetzwerk der peripheren Vorrichtung (U, 12) verbunden sind und die so aufgebaut sind» daß entsprechende erste oder zweite Anforderungssignale zur Zuführung zu dem Prioritätsnetzwerk (40, 41« 46) erzeugt werden und daß angezeigt wird, daß die periphere Einheit Zugriff zu dem Prozessor (15) oder zu dem Speicher (14) benötigt und wobei Anforderungssteuervorrichtungen (PIPP, 27) vorgesehen sind, die mit den peripheren Einheiten (11, 12) gekoppelt sind und die so aufgebaut sind, daß sie selektiv die Operation aller ersten (29) oder aller zweiten (30) Anforderungssignalgeneratormittel ermöglichen.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß in jeder peripheren Einheit die genannte erste und zweite Anforderungssignalgeneratorvorrichtung entsprechende erste (29) und zweite (30) bistabile Vorrichtungen enthalten und daß entsprechende erste (23) und zweite (24) Eingangstorvorrichtungen mit entsprechenden Eingängen der genannten ersten und zweiten bistabilen Vorrichtungen (29, 30) verbunden sind, worin die genannten Anforderungssteuermittel ein Unterbrechungserlaubnissignal an die genannten ersten Torvorrichtungen (23) liefern und das Unterbrechungserlaubnissignal anzeigt, daß der Prozessor sich In einem Zustand befindet, in dem eine Unterbrechung für eine Kommunikation mit einer der genannten peripheren Einheiten möglich 1st und daß die Anforderungssteuervorrichtung das Komplement des genannten Unterbrechungserlaubnissignals (PIPP) an die zweite Torvorrichtung (24) liefert.

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3. Datenverarbeitungssystem nach Ansprach 2, dadurch gekennzeichnet, daß 1n jeder peHpheren Einheit das genannte Prioritätsnetzwerk dritte Torvorrichtungen (40, 41, 46) enthält, die mit den Ausgängen der ersten und zweiten bistabilen Vorrichtungen verbunden sind und daß diese ein Pr1or1tä'tsbefa*h1gungss1gna1 (EN_n), das an diese angelegt wird, empfangen können und daß die dritten Torvorrichtungen (40, 41, 46) einen Ausgang aufweisen, der mit einer dritten bistabilen Vorrichtung (47) verbunden 1st, so daß 1n einer gesetzten Position angezeigt wird, daß die periphere Einheit Priorität besitzt und Zugriff zu dem gemeinsamen Bus fordert.

4. Datenverarbeitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß jede periphere Einheit vierte (48) und fUnfte (49) bistabile Vorrichtungen enthalt, die mit den Ausgängen der genannten ersten (29) und zweiten (30) bistabilen Vorrichtungen In entsprechender Welse verbunden sind, so daß sie gesetzt werden In Reaktion auf das Auftreten eines Zur-Verfügungs· Stellung-Signals (IST), das von dem Prozessor oder dem Speicher geliefert wird.

5. Datenverarbeitungssystem nach Anspruch 4, gekennzeichnet durch Zurücksetzmittel (25), die fUr die RUcksetzung der vierten bistabilen Vorrichtung in jede der peripheren Einheiten verantwortlich sind und die ein RUcksetzsignal fUr die erste bistabile Vorrichtung (29) In allen der genannten peripheren Einheiten erzeugen.

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