JP4217452B2

JP4217452B2 - プロセッサシステム

Info

Publication number: JP4217452B2
Application number: JP2002286049A
Authority: JP
Inventors: 厚伊達
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-09-30
Filing date: 2002-09-30
Publication date: 2009-02-04
Anticipated expiration: 2022-09-30
Also published as: US20040064625A1; JP2004126677A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵコアを内蔵するシステムＬＳＩ等で構成されるプロセッサシステムに関するものである。
【０００２】
【従来の技術】
従来、図４に示される、特開平１１−４５２２５号公報に記載された、ＣＰＵコアを内蔵したＬＳＩが提案されている。
【０００３】
図４において、ＬＳＩに内蔵されたＣＰＵコア（４０１）がＣＰＵバス（４０３）を介し、ＳｙｓｔｅｍＢｕｓＢｒｉｄｇｅ（４０４）に接続される。ＳｙｓｔｅｍＢｕｓＢｒｉｄｇｅ（４０４）はクロスバースイッチであり、上記ＣＰＵバス（４０３）以外に、メモリコントローラ（４０２）、ＧＢｕｓ（４０６）、ＩＯＢｕｓ（４０５）が接続される。Ｇｂｕｓ（４０６）にはバスアービタ（４１１）、プリンタインターフェース（４１２）、スキャナーインターフェース（４１３）が接続され、ＩＯＢｕｓ（４０５）には、バスアービタ（４１０）、パワーマネージメントユニット（４０７）、インタラプトコントローラ（４０８）、ＵＡＲＴ（４０９）等が接続され、複合機器の制御装置を構成する。
【０００４】
また、複数のＣＰＵコアを内蔵したＬＳＩも提案されている。更に、ＣＰＵコアを内蔵しないＬＳＩではＣＰＵバスのインターフェースを有するＬＳＩが提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＰＵコアを内蔵したＬＳＩでは、一般的に、独立した単体ＣＰＵを必要とせず、機器を低価格で構成できるという利点があるが、ＣＰＵコアの処理能力が最新の単体ＣＰＵに比べ低いという問題がある。また、ＣＰＵコアを内蔵したＬＳＩの性能の問題を解決するために、複数のＣＰＵコアを用い処理の並列化をすることにより、処理能力を向上したＬＳＩも存在するが、これらのＬＳＩの場合、内蔵のＣＰＵコアの性能が不足した場合に、ＬＳＩを再設計、最製造しなければならないという問題があった。
【０００６】
一方、最新の単体ＣＰＵは価格が高く、低性能機種には利用できないという問題がある。またＣＰＵコアを内蔵しないＬＳＩは、外部にＣＰＵを設けることが必須となり、内蔵できるＣＰＵコアの処理性能でも十分なシステムの場合に、システムの価格が高価になってしまうという問題があった。
【０００７】
【課題を解決するための手段】
そこで、本発明の目的は、処理性能が低くてもよい場合は、低価格でシステムが構成できるとともに、高い処理性能が必要となった場合には、簡単にシステム構成が変更できる柔軟な構成のプロセッサシステムを提供することにある。
【０００８】
上記課題を解決するために、本発明に係るプロセッサシステムは、単一の半導体基板上に、内蔵プロセッサと、メモリコントローラと、当該基板外部のプロセッサを接続可能な外部バスインターフェースと、該外部バスインターフェースと前記内蔵プロセッサとを相互に接続するプロセッサバスと、前記メモリコントローラと前記プロセッサバスとを相互に接続するクロスバースイッチとを備え、前記外部バスインターフェースに対して、前記プロセッサバスに対する使用権要求を発行しないように制御するための第１のイネーブル信号線を接続し、前記内蔵プロセッサに対して、前記プロセッサバスに対する使用権要求を発行しないように制御するための第２のイネーブル信号線を接続し、前記第１及び第２のイネーブル信号の一方をアサートし、もう一方をデアサートすることで、前記基板外部のプロセッサ及び前記内蔵プロセッサのうち一方のみが、前記プロセッサバスを独占的に使用して前記クロスバースイッチに接続するようにしたを独占的に使用して前記クロスバースイッチに接続するようにしたことを特徴とする。
【０００９】
【発明の実施の形態】
図１に、本発明を適応したシステム構成例のブロック図を示す。
【００１０】
チップ内部に第一のＣＰＵコア（１０１）、ＣＰＵコア（１０１）に接続されるＣＰＵバス（１０９）、第二のＣＰＵコア（１０２）及びこれに接続されるＣＰＵバス（１０８）を有し、ＣＰＵバス（１０８）に外部バスインターフェースであるＥｘｔ．ＢｕｓＩＦ（１０４）が接続される。ここで、Ｅｘｔ．ＢｕｓＩＦ（１０４）によってサポートされる外部ＣＰＵバス（１０７）の仕様は、本発明に制限を加えるものではないが、内邸ＣＰＵコアと同一のアーキテクチャを採用するＣＰＵを接続できることが好ましい。本実施形態においては、ＭＩＰＳアーキテクチャに準拠したＣＰＵの接続を可能にするバスを採用する。
【００１１】
１０３はＬＳＩ外部にＣＰＵバス（１０７）を介して接続された、外部ＣＰＵである。
【００１２】
１０５はメモリコントローラであり、ＬＳＩ外部のＳＤＲＡＭを制御する。上記、２本のＣＰＵバス１０８、１０９及び、メモリコントローラ１０５の接続バスであるＭＣＢｕｓ（１１０）、ＧＢｕｓ、ＩＯＢｕｓを相互に接続するのが、ＳｙｓｔｅｍＢｕｓＢｒｉｄｇｅ（１０６）である。図４と同様に、Ｇｂｕｓにはバスアービタ、プリンタインターフェース、スキャナーインターフェースが接続され、ＩＯＢｕｓには、バスアービタ、パワーマネージメントユニット、インタラプトコントローラ、ＵＡＲＴ等が接続され、複合機器の制御装置を構成する。
【００１３】
本実施の形態では、ＬＳＩのリセット解除後、ＣＰＵＣｏｒｅ０（１０１）、ＣＰＵＣｏｒｅ１（１０２）、外部ＣＰＵ（１０３）がメモリコントローラ１０５に接続されたＲＯＭのブートセクションより、同時にプートプログラムを実行開始する。各プロセッサには、ハードワイヤードで決定された、ＣＰＵＩＤが格納されているので、各プロセッサ共通の初期化ルーチンを実行後、それぞれの個別のプログラムに分岐することにより、３つのプロセッサを同時に使用することが出来る。この手順はすでに、複数ＣＰＵチップを用いたマルチプロセッサシステムにおいて公知である。
【００１４】
このような構成では、必要に応じてより高性能な外部ＣＰＵを接続することにより、性能の向上を図ることができる。一方、高性能を必要としないシステムでは、外部ＣＰＵ（１０３）を実装せず、外部ＣＰＵバス（１０７）を適当なレベルに固定することにより、内部の２つのＣＰＵのみを使用し、プログラムを実行することで安価なシステムが実現出来る。本実施形態においては、外部ＣＰＵバス（１０７）の使用可、不可を決定する信号、ＶａｌｉｄＯｕｔ＿Ｌ信号をＨレベルに固定することにより、外部ＣＰＵ未接続時に内部ＣＰＵのみを使用する。
【００１５】
なお、ここでは、内部ＣＰＵを２つとしたが、１つのみとすることもできる。
【００１６】
図２に、本発明の他の実施形態を示す、上記説明した実施形態に加え、Ｅｎａｂｌｅ０信号（２０２）、Ｅｎａｂｌｅ１信号（２０１）を追加する。
【００１７】
Ｅｎａｂｌｅ０信号は、Ｅｘｔ．ＢｕｓＩＦ（１０４）に接続され、内部では、リセット信号とＯＲされている。本信号がアサートされた場合には、Ｅｘｔ．ＢｕｓＩＦ（１０４）はリセット状態と同等となり、ＣＰＵＢｕｓ１（１０８）に対し、バスの使用権要求を発行しない。また、Ｅｎａｂｌｅ１信号（２０１）はＣＰＵＣｏｒｅ１（１０２）及び、ＣＰＵＣｏｒｅ１（１０２）に内蔵されたバスインターフェース回路に接続され、本信号がアサートされた場合は、ＣＰＵＣｏｒｅ１はＣＰＵＢｕｓ１（１０８）に対して、バスの使用権要求を発行しない。
【００１８】
つまり、Ｅｎａｂｌｅ０（２０２）をデアサートし、Ｅｎａｂｌｅ１（２０１）をアサートした場合は、ＣＰＵＣｏｒｅｌ（１０２）はＣＰＵＢｕｓ１（１０８）を独占的に使用することが出来る。これに対して、Ｅｎａｂｌｅ０（２０２）をアサートし、Ｅｎａｂｌｅ１（２０１）をデアサートした場合は、外部ＣＰＵ（１０３）がＣＰＵＢｕｓ１（１０８）を独占的に使用することが出来る。また、本実施形態では、内部ＣＰＵコアと外部ＣＰＵに同一のアーキテクチャを持つＣＰＵを採用しているので、ＲＯＭ内に格納された、共通のプログラムを内部ＣＰＵ，外部ＣＰＵ双方で使用することが出来る。
【００１９】
これにより、外部ＣＰＵの追加による性能の向上を簡易な方法にて可能にする。また、共通のＬＳＩ及び共通のプログラムを用いながら、処理性能の違う、異なった複数のシステムを構築することが実現されている。
【００２０】
また、本実施形態では、Ｅｘｔ．ＢｕｓＩＦ（１０４）及びＣＰＵＣｏｒｅ１（１０２）が同一のＣＰＵバス（ＣＰＵＢｕｓ１）（１０８）に接続されるので、ＳｙｓｔｅｍＢｕｓＢｒｉｄｇｅ１０６のバス接続ポート数を低減することが可能となり、回路規模の縮小、ＬＳＩの低価格化が実現される。
【００２１】
図３に、別の実施形態を示す。本実施形態では、ＳｙｓｔｅｍＢｕｓＢｒｉｄｇｅ１０６に代えて、ＳｙｓｔｅｍＢｕｓ（３０１）を採用する。クロスバースイッチに代わり、バスを使用した場合は、ＣＰＵＣｏｒｅ０（１０１）とＣＰＵＢｕｓ１（１０８）の使用権の獲得出来たＣＰＵが同時に別々のスレープバス（ＭＣＢｕｓ，ＧＢｕｓ、ＩＯＢｕｓのいずれか）にアクセスを行った場合に、同時接続が出来ないため、性能の低下が起こるが、その一方で、回線を実現するために必要な面積が小さく、より安価にＬＳＩを構成できる利点がある。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、高度な処理能力を必要とする機器には、半導体基板上のプロセッサに加え、基板外部のプロセッサを接続して使用することで、容易に高性能化を実現できるとともに、高度な処理能力を必要としない機器では、半導体基板上のプロセッサのみを使用し、外部のプロセッサを使用しないことにより低価格化を図ることができ、目的に応じて柔軟なシステム構成をとることができるという効果がある。
【００２３】
また、これにより、同一の半導体基板の適応範囲を、低性能機器から、高性能機器まで拡大し、さらに、処理能力の不足がおきた場合にも基板の再設計の必要性を低減することで、量産を可能とし、量産効果による低価格化を実現できるという効果もある。
【図面の簡単な説明】
【図１】実施形態のＬＳＩの構成を示すブロック図である。
【図２】Ｅｎａｂ１ｅ信号を付加した構成を説明する図である。
【図３】共有バス構成を用いた実施形態を示した図である。
【図４】従来のシステム構成を示す図である。

Claims

単一の半導体基板上に、内蔵プロセッサと、メモリコントローラと、当該基板外部のプロセッサを接続可能な外部バスインターフェースと、該外部バスインターフェースと前記内蔵プロセッサとを相互に接続するプロセッサバスと、前記メモリコントローラと前記プロセッサバスとを相互に接続するクロスバースイッチとを有し、
前記外部バスインターフェースに対して、前記プロセッサバスに対する使用権要求を発行しないように制御するための第１のイネーブル信号線を接続し、前記内蔵プロセッサに対して、前記プロセッサバスに対する使用権要求を発行しないように制御するための第２のイネーブル信号線を接続し、前記第１及び第２のイネーブル信号の一方をアサートし、もう一方をデアサートすることで、前記基板外部のプロセッサ及び前記内蔵プロセッサのうち一方のみが、前記プロセッサバスを独占的に使用して前記クロスバースイッチに接続するようにしたことを特徴とするプロセッサシステム。
前記半導体基板上に、前記クロスバースイッチと接続した第２の内蔵プロセッサを更に有することを特徴とする請求項１に記載のプロセッサシステム。
前記半導体基板上に、前記クロスバースイッチに接続した画像データ転送バスと、該画像データ転送バスに接続した画像出力装置インターフェース及び画像入力装置インターフェースとを更に有することを特徴とする請求項１に記載のプロセッサシステム。