JP5626753B2 - Ｌｓｉチップ積層システム - Google Patents

Description

本発明は、再構成可能な積層LSIチップ間のバスシステムに関するものである。

従来のプリント基板ではLSI間の接続のために、チップ外接続用のドライバやレシーバを必要とし、チップ間ではチップ内と比較すると、信号の伝送速度や遅延、消費電力の増大が問題となっていた。

これに対し、LSIを多数積層してコンパクトに実装することにより、チップ間の信号の伝送容量や遅延、消費電力などをチップ内の値に近づけ、結果として、同一のチップ上にLSI回路を配置したような性能を得ることが考えられる。更に、この積層実装は、接続仕様を標準化することにより、種々のチップを組み合わせてシステム構築ができるという利点を有している。また、積層チップ間の接続を貫通電極で行うことにより、例えば１０００本以上の線でLSI間を接続することができる。

このような１０００本以上の多数の配線を有効に活用してチップ間の通信を行うアプリケーションとしては、例えば画像データを複数のチップのプロセッサで受け渡して処理することが考えられる。全ての処理の段階で必ずしも多数の配線を同時に使用するわけではなく、広く一般のアプリケーションにおいては多数の配線を同時に使用する機会は少ないと考えられる。このため、配線本数が多い広帯域のバスであっても利用効率が低下することが問題であり、多数の配線を有効に活用する方法が求められている。

本発明は、上記接続線の超並列性を生かし、目的に応じてLSIを組み合わせてシステムを構成する技術を提供し、これにより、超小型、低消費電力、高速、高機能、高信頼性の情報システムを構築可能ならしめることを課題としている。

本発明は、上記の課題を解決するものとして、
複数のLSIチップを含むLSIチップ積層システムであって、
チップ間で積層方向に共通する領域を貫通するビアを介したチップ間共通信号によりチップ間で積層方向に接続され、データ信号とアドレス信号およびバス制御信号からなるチップ間共有バスと、
チップ間共有バスを介して送られてくるバス制御信号に基づいて、チップ間共有バスへのチップ平面内バスを介した各チップからのチップ間共有バスの駆動を調停制御するチップ間共有バス制御部と、
チップ間共有バス内のデータ信号とチップ平面内バスのデータ信号との接続を、スイッチ設定信号に従って選択的に設定するバス接続スイッチ部と
を備え
複数のチップ間共有バス制御部と、それにより制御されるバス接続スイッチ部により、論理的に複数の通信を同時に行うLSIチップ積層システム
を提供する。

本発明によれば、物理的なチップ間の接続を上記のとおりのチップ間共有バスにより行うことができる。

また、論理的なチップ間の接続をスイッチ設定信号に従って選択的に設定するバス接続スイッチ部によりプログラム可能とし、初期設定時にシステム要件に適した接続のシステムバスを構成できる。また動作中にシステム状態に適した接続のシステムバスに再構成できる、つまり動的再構成が可能となる。その結果、チップ間接続の利用効率を向上することでチップ間接続の動作周波数を低減しても高性能なシステムを構成でき、消費電力と発熱を抑え、チップの積層が容易になり、積層数がスケーラブルになる。

また、物理的なチップ間の接続はそのままに、複数チップによるバスアクセスの調停制御に加えて、バス接続スイッチの設定によってチップ間共有バスを論理的に複数の通信路に分けて通信を同時に行う事が可能となる。

前述した接続線超並列性を生かす手法としては、従来のバスのアドレス線やデータ線などをそのまま拡張して、一本のバスとして使用する方法も考えられるが、転送データ量が小さい場合などは、バスの使用効率が低下する。すなわち、実際に使用するバスの本数が利用可能なバスのごく一部になるようなデータ転送もあり得る。これらを解決する手法としては、バスを多重化して、複数の異なる、あるいは同一のバスを多数配置し、多数のＣＰＵやメモリ、入出力チップをもつマルチプロセッサシステムを構築する方法が考えられる。しかしながら、この場合、多数のバスをどう使いわけるかが重要な検討ポイントになる。

本発明は、以上の点を留意しつつ、積極的に接続線超並列性を生かした効率のよい構成を実現することができ、より具体的には、積層LSIチップ間の共通超並列接続（貫通電極）を活かして柔軟に高性能高信頼なシステムバスを低い動作周波数で実現することができる。

本発明の一実施形態によるLSIチップ積層システムを示す図。 バス接続スイッチ部の例を示す拡大図。 本発明の一実施形態によるLSIチップ積層システムにおけるチップ間共有バスの制御信号を用いたチップ間共有バスの制御について説明するための図。 本発明の一実施形態によるLSIチップ積層システムにおけるバス接続スイッチ部設定のための信号の流れの例について説明するための図。 本発明の一実施形態によるLSIチップ積層システムにおけるチップ間共有バスの制御信号と制御部が複数組からなる場合の例について説明するための図。 本発明の一実施形態によるLSIチップ積層システムにおけるバス接続スイッチ部の設定方法の例について説明するための図。 本発明の一実施形態によるLSIチップ積層システムにおけるチップ間共有バスへのマスタノード、スレーブノード、マスタスレーブノードの接続方法の一例を示す図。 本発明の一実施形態によるLSIチップ積層システムにおけるチップ間共有バスのバス配置の別の一例を示す図。 本発明の一実施形態によるLSIチップ積層システムにおけるチップ間共有バスのバス配置の更に別の一例を示す図。 本発明の一実施形態によるLSIチップ積層システムにおけるチップ間共有バスのバス配置のまた更に別の一例を示す図。 LSIマスタチップ及びLSIスレーブチップの一例を示す図。

［実施形態１］
図１に本発明の一実施形態を示す。本実施形態による複数のLSIチップを含むLSIチップ積層システムは、例えば、バスマスタとして機能することが可能な、マスタノード１５を持つ１つ以上のマスタチップ１０と、バススレーブとして機能することが可能な、スレーブノード２５を持つ１つ以上のスレーブチップ２０とが互いに積層されて構成されており、チップ間共有バス１，２、バス接続スイッチ部１１，１２，２１，２２を備える。

チップ間共有バス１，２は、各々、チップ１０、２０間で積層方向に共通する領域を貫通するビア３を介して伝送されるチップ間共通信号（チップ間貫通信号とも呼べる）によりチップ１０，２０間で積層方向に接続される。チップ間共有バスには、データ信号とアドレス信号およびバス制御信号を含む。ここでは理解が容易となるように、本発明のLSIチップ積層システムにおいてチップ間共通信号として用いるチップ間共有バスの全体を、論理的な通信路を２つ想定した場合に、それぞれに相当するチップ間共有バスをチップ間共有バス１，２と呼ぶ。チップ間共有バス１，２は、例えば送信データ量等によって本数を任意とすることができるが、チップ間超並列接続を実現するために、例えば数１００本から数１０００本、あるいは例えば５００本から５０００本、あるいは例えば１００本単位、１０００本単位といった貫通バスが束ねられてなる超並列貫通バスとすることができる。これらチップ間共有バス１，２を接続する貫通ビア３は例えばSi貫通ビアとすることができる。

バス接続スイッチ部１１，１２，２１，２２は、図２にも図示されており、各チップ１０，２０の平面内に設けられ、チップ積層方向に延びるチップ間共有バス１，２とチップ平面方向に延びるチップ平面内バス（チップ内平面バスとも呼べる）１４，２４との接続を、選択的に設定することが可能になっている。

これらチップ間共有バス１，２及びバス接続スイッチ部１１，１２，２１，２２を備える本発明のLSIチップ積層システムによれば、チップ平面内バス１４をチップ間共有バス１に電気的に接続するか、チップ間共有バス２に電気的に接続するか、チップ間共有バス１および２の両方に接続するか、もしくはどちらにも接続しないかを選択して設定することが可能になる。この際、バス接続スイッチ設定部１３，２３があらかじめ使用者により設定された接続設定に基づいて、チップ間共有バスを選択するための選択信号を生成し、前記選択信号をバス接続スイッチ部１１，１２，２１，２２に入力することにより、チップ間共有バス１，２の接続設定を行う。

本発明のLSIチップ積層システムは、例えば図３に例示したように、チップ間共有制御バス４、チップ間共有バス制御部１６，２６を備える。

チップ間共有制御バス４は、チップ間共有バス１，２とは別にビアを介してチップ間に貫通配設されたものであり、チップ間共有バス１，２の制御の目的で設ける制御信号線からなるバスである。チップ間共有制御バス４に含まれる制御信号線の内容としては、バス要求信号、アドレス信号、クロックなどが挙げられる。一方、チップ間共有バス１，２に含まれる共有バス信号線の内容はデータ信号である。

チップ間共有バス制御部１６，２６は、チップ間共有制御バス４を介して送られてくるバス制御信号に基づいて、チップ間共有バス１，２へのチップ平面内バス１４，２４を介した各チップのアクセスを調停制御するものである。

ここで、図３を参酌しながら、チップ間共有制御バス４およびチップ間共有バス制御部１６を用いて、チップ間共有バス１，２を調停制御する機構を説明する。バス制御部１６，２６は、チップ間共有制御バス４の信号およびチップ平面内バス１４，２４の信号を基に、各チップのバス要求に応じて調停を行って自身のチップがバスマスタになるかどうかを決定して調停後の制御信号を生成し、その制御信号をバス接続スイッチ設定部１３，２３へ入力する。バス接続スイッチ設定部１３，２３は、チップ間共有バス１，２を選択するための信号を生成することに加え、自身のチップがバスマスタである場合はチップ間共有バス１，２を選択的に駆動するようにバス接続スイッチ部制御信号を生成し、また、自身のチップがバスマスタでない場合はチップ間共有バス１，２を駆動しないようにバス接続スイッチ部制御信号を生成し、バス接続スイッチ部１１，１２，２１，２２に対して当該制御信号を入力する。以上のようにして、チップ間共有バス１，２への各チップ１０，２０によるアクセスを制御することが可能になっている。このバス制御部１３，２３は、各チップ平面内にて１つ又は複数設けることができる。

このように選択的な接続を可能とする機構を設けることにより、LSIチップ積層システム内のチップ間共有バス１，２において、論理的に複数の通信を同時に行う事が可能となる。すなわち、チップ間共有バス１，２には全てのチップがバス接続スイッチ部１１，１２，２１，２２を介して接続されているが、バス接続スイッチ部１１，１２，２１，２２の設定によりチップ間共有バス１には一部のチップを接続し、チップ間共有バス２には別のチップを接続するように構成することで、全てのチップがチップ間共有バス１，２全体に同時にアクセスすることによるチップ間共有バス１，２の混雑を緩和することが可能になる。すなわち、チップ間共有バス１，２の全体を論理的に複数の通信路に分け、それぞれに対応するチップ間共有バス１，２の制御を行う事により、効率の良いバス利用を行う事が可能になる。
ここでは、図４を用いて、バス接続スイッチ設定部１３，２３のための信号の流れの例について説明する。バス選択について、バス接続スイッチ設定部１３，２３は、あらかじめ設定されたバス接続設定に基づいてバス選択信号を生成し、バス接続スイッチ部１１，１２，２１，２２に入力することで、スイッチを設定しバス選択を行う。この際、バス選択のスイッチは双方向とすることで、チップ間共有バス１，２とチップ平面内バス１４，２４の間で双方向の信号の伝達が可能となる。

また同じく図４を用いてバス駆動の制御について説明する。バス駆動については、チップ間共有バス制御部１６，２６による前記調停制御に基づいてバス接続スイッチ設定部１３，２３を通じてバス駆動信号を生成しバス接続スイッチ部１１，１２，２１，２２に入力することでバスドライバのＯＮ／ＯＦＦを切り替えることでバス駆動を行う。LSIチップ積層システムは、バス接続スイッチ部１１，１２，２１，２２内にチップ間共有バス駆動部１９，２９をも備えることができ（図２参照）、前記チップ間共有バス制御部１６，２６による前記調停制御に基づいて、バス接続スイッチ設定部１３，２３を通じてチップ間共有バス駆動部１９，２９をＯＮ／ＯＦＦ制御する。これにより前記バス駆動が行われる。

上記チップ間共有バス駆動部１９，２９について、チップ間共有バス制御部１６，２６に含まれる、又はバス接続スイッチ部１１，１２，２１，２２に含まれる、又はチップ間共有バス制御部１３，２３及びバス接続スイッチ部１１，１２，２１，２２のいずれとも別とされる、といった態様が可能である。

チップ間共有バス制御部１６，２６は、前記バス制御信号に基づいてチップ間共有バス駆動信号を作り、該駆動信号に基づいて前記調停制御を行う。

具体的には、例えば、バス制御信号は、第一のチップからの該第一のチップの駆動要求信号、及び／又は第二のチップからの前記第一のチップの駆動要求信号を含み、これらに従って調停制御が行なわれる。

尚、上記チップ間共有バス駆動信号には、さらに時分割情報又は冗長情報を含むことができる。

以上のチップ間共有制御バス４とチップ間共有バス制御部１６，２６は、互いに対応して１つ又は複数組み設けられる。図５には、チップ間共有制御バス４ａ，４ｂとチップ間共有バス制御部１６ａ，１６ｂを２組設けた場合の例を示している。なお、説明を簡単にするために、マスタチップ１０を例にして説明するが、スレーブチップ２０においても同様である。第１組として、チップ間共有制御バス４ａをチップ間共有バス制御部１６ａに接続し、バス接続スイッチ設定部１３ａを通じてバス接続スイッチ部１１を設定し、チップ間共有バス２を制御する組がある。また、第２組として、チップ間共有制御バス４ｂをチップ間共有バス制御部１６ｂに接続し、バス接続スイッチ設定部１３ｂを通じてバス接続スイッチ部１２を設定し、チップ間共有バス１を制御する組がある。このように２つの組を設けることにより、チップ間共有バス１と２は独立して制御、使用することが可能になり、独立に通信、時分割、冗長化等の制御を行うことが可能になる。同様に３つ以上の組で構成することも可能である。

尚、マスタチップ１０及びスレーブチップ２０については図面最後の図１１に一例を示している。それぞれの違いはマスタ用システムバスインターフェイス（ＭＳＩＦ）、スレーブ用システムバスインターフェイス（ＳＳＩＦ）である。

例えば、マスタチップ１０は、チップ間共有バス１，２を介して、前記スイッチ設定信号を他のマスタチップ１０又はスレーブチップ２０に送信する。

また、本LSIチップ積層システム全体の制御を行うマスタチップ１０が、積層チップの最上層に位置することが好ましい。これによれば、ＬＳＩチップ積層システムの全体の制御を決定する前に、チップ積層実装工程にあたる最上層の実装以前までのＬＳＩチップ積層システムを事前に作製しておくことが出来る。その上で、最後にＬＳＩチップ積層システムの全体の制御を行うマスタチップ１０を実装することで、ユーザの要求に応じたＬＳＩチップ積層システムを短期間で実装することが可能となる。
［実施形態２］
図６を用いて、バス接続スイッチ設定部１３，２３の設定を行うための方法について説明する。通信を行うためのバス接続スイッチの設定を行うために、バス接続スイッチ設定部１３，２３には、スイッチ設定信号を保持するレジスタを設ける。レジスタには、スイッチ設定信号を保持するようにし、その値を基にしてスイッチ制御部が、バス接続スイッチ部の接続／非接続を設定するようにする。すなわち、バス接続スイッチ設定部１３，２３のレジスタを書き換えることで、バス接続スイッチ部の接続／非接続を設定可能となる。チップ間共有バス１１，１２はデータバスであり、スイッチ設定信号はこのデータバスを介してバス接続スイッチ部１１，１２，２１，２２に供給される。データバスを介したスイッチ設定信号の送信供給によれば、データバスの超並列接続性を生かし1回のデータ送信によってバス接続スイッチ部１１，１２，２１，２２にふくまれる多くのスイッチの設定を行うことが可能となる。そのため、低い動作周波数でありながら柔軟なスイッチ設定を短時間で行うことが可能となる。

バス接続スイッチ設定部１３，２３のレジスタを書き換えるため手順を説明する。バス制御信号の一つとして送られてくるスイッチ設定制御信号によりチップ間共有バス制御部にスイッチ設定制御信号を入力することで、チップ間共有バス１，２におけるデータ信号値をバス接続スイッチ設定部１３，２３のスイッチ設定信号レジスタへの書き込み値として用いることが可能であるようにする。この際、データ信号のうちどのデータをスイッチ設定レジスタに書き込むかを選択するために、チップが持つ自身の識別ID値を使用する事によって、積層された複数のLSIチップが同時にバス接続スイッチの設定を行うことが可能となる。このようにバス接続スイッチの設定を行うように構成することで、LSIチップ積層システムに含まれる複数のチップのスイッチ設定をごく短いクロックサイクル数で、例えば１クロックで行う事が可能となる。このようにして、ＬＳＩチップ積層システムの初期設定時に、チップ間共有バス制御部をリセットし、その際にチップ間共有バス１，２にスイッチ設定信号を乗せることで、各チップのバス接続スイッチ部１１，１２，２１，２２の設定を行うことが可能となる。すなわち、ＬＳＩチップ積層システムにおけるチップ間共有バス１，２の再構成が可能であると言える。

上記チップ間共有バスの再構成が可能であることから、LSIチップ積層システムの構成にかかわる情報に対応して、チップ間共有バスの接続構成を変更することが可能となる。LSIチップ積層システムの構成にかかわる情報とは、例えば、動作時のプロセッサ負荷、または動作時のバス混雑度が挙げられる。プロセッサ負荷に関しては、ソフトウェアを実行するプロセッサを決める際に、負荷が少ないプロセッサを選ぶことで、ソフトウェアの実行完了時間を早めることが出来る。またバス混雑度に関しては、チップ間の通信のスケジュールをする際に、バス混雑度が少ないバスを選択して使用することで、チップ間通信の完了時間を早めることが出来る。

更に、チップ間共有バス制御部をリセットした場合においても、各ＬＳＩチップの動作はリセットされないように構成することで、ＬＳＩチップ積層システムの動作中においても、各チップのバス接続スイッチの設定を行う、チップ間共有バスの動的再構成が可能となる。

また、本LSIチップ積層システムでは、少なくともチップ間共有バス制御部１６，２６のリセット及びチップ間共有バス１，２を介して送られてくるスイッチ設定信号のレジスタへの書込みを行うマスタチップ１０が、積層チップの最上層に位置することが好ましい。これによれば、ＬＳＩチップ積層システムの全体の制御を決定する前に、チップ積層実装工程にあたる最上層の実装以前までのＬＳＩチップ積層システムを事前に作製しておくことが出来る。その上で、最後にＬＳＩチップ積層システムの全体の制御を行うマスタチップ１０を実装することで、ユーザの要求に応じたＬＳＩチップ積層システムを短期間で実装することが可能となる。更に、最上層のマスタチップ１０を更に外部から制御することが容易であるため、ＬＳＩチップ積層システムの外部からスイッチ設定を行うことが用意となる。

［実施形態３］
図７は、上記図１のLSIチップ積層システムにおける多重バス構成の一例を示す。この例において、チップ間共有バス１，２の各々の独立バスに対し、複数のスレーブチップ２０（バスマスタ及びバススレーブの機能を併せ持つマスタ・スレーブチップ４０を含む）のうちのある１つのスレーブチップ２０と、該スレーブチップにアクセスする１つ以上のマスタチップ１０とが割り当てられ、チップ間共有バス１，２を用いて並列にアクセス可能な２つ以上の独立バスが構成されている。

この多重バス構成により、以下の特性を実現できる。

１）頻繁にアクセスされるスレーブ２０，４０に対して、専用のバスを設けることから、バスへの競合を著しく減少できる。

２）バスの構成をスレーブ２０，４０に最適なものに構成することにより、マスタ１０とスレーブ２０，４０間の転送能力を最大化できる。例えば、メモリシステムへのアクセスでは、使用メモリに適したアドレスやデータのバス幅や、データ転送方式を有するバスが構築できる。

３）資源の要求方式が単純化される。例えば、スレーブ２０ａ，２０ｂが共有バス１，２に接続されていて、マスタ１０ａがスレーブ２０ａを要求する場合、マスタ１０ａはバス１とバス２のどちらが使用可能か調べて、バスを獲得する必要がある。更に、バスを獲得しても、スレーブ２０ａがバス２に対するサービスのためビジー状態であるときは、サービス可能となるまで待つ必要がある。これに対して、本方式では、スレーブ２０，４０が接続されているバスを獲得することにより、そのスレーブ２０，４０を直ちに使用可能となる。

４）デッドロックの回避が簡単となる。バスの獲得が資源の獲得を意味するので、例えば、複数の資源を同時に要求するとき、例えば、マスタ１０ａがメモリとしてのスレーブ２０ａからデータを読み込み、単純な操作の後、別メモリとしてのスレーブ２０ｂへ書き込みを行う場合には、スレーブ２０ａとスレーブ２０ｂの使用権を同時に獲得してから行うのが簡単であるが、他のバスマスタも同時にスレーブ２０ａとスレーブ２０ｂを要求した場合にはデッドロックの起きる可能性があるが、バス資源を要求する順番を決めておけばデッドロックは回避できる。すなわち、バスマスタ１０ａは、スレーブ２０ａが接続されているバスの使用権を獲得しても、更に、スレーブ２０ｂが空いていて利用可能状態にあるかどうかを確認する。

［実施形態４］
図８に示す本発明の一実施形態では、各チップ１０，２０の平面中央部に、チップ間共有バス１，２用の貫通電極つまり貫通ビア３（図１等参照）を配置するチップ間共有バス用貫通電極領域１００，２００が設けられている。

より具体的には、図８の実施形態では、チップ１０，２０の周縁部に複数のチップ周辺貫通電極１０１，１０２が配設されており、一方、チップ１０，２０の平面中央部にはチップ間共有バス用貫通電極領域１００，２００が用意されていて、この領域１００，２００内にチップ間共有バス１，２が配置されている。領域１００，２００の周りにはバス接続スイッチ部１１，１２，１７，１８，２１，２２，２７，２８、チップ平面内バス１４，２４、バス接続スイッチ設定部１３，２３が配置されている。

図９は図８の実施形態の変形例であり、領域１００，２００内にバス接続スイッチ部１１，１２，１７，１８，２１，２２，２７，２８も配置されている。このように配置することで、バス接続スイッチ用の領域を貫通電極の配置と重ね合わせることが可能であり、チップ面積の削減が可能になる。

図１０はさらに変形例であり、領域１００，２００内にバス接続スイッチ設定部１３，２３をも配置されている。このように配置することで、バス接続スイッチ設定部用の領域を貫通電極およびバス接続スイッチの配置と重ね合わせることが可能であり、更なるチップ面積の削減が可能になる。

１，２ チップ間共有バス
３ チップ間貫通ビア
４ チップ間共有バス制御信号線
１０ マスタチップ
２０ スレーブチップ
１１，１２，１７，１８ バス接続スイッチ部
２１，２２，２７，２８ バス接続スイッチ部
１３，２３ バス接続スイッチ設定部
１４，２４ チップ平面内バス
１５ マスタノード
２５ スレーブノード
１６，２６ チップ間共有バス制御部

１９，２９ チップ間共有バス駆動部
３０ 外部マスタノード
４０ マスタ・スレーブノード
１００，２００ チップ間共有バス用貫通電極配置領域
１０１，２０１ チップ周辺貫通電極

Claims (10)

1. 複数のLSIチップを含むLSIチップ積層システムであって、
   チップ間で積層方向に共通する領域を貫通するビアを介してチップ間に延びるチップ間共有バスと、
   チップ平面方向に延びるチップ平面内バスと、
   前記チップ間共有バスとは別にビアを介してチップ間に貫通配設されたチップ間共有制御バスと、
   バス接続スイッチ部と、
   バス接続スイッチ設定部と、
   チップ間共有バス制御部と、を備え、
   前記バス接続スイッチ設定部は、予め設定されたバス接続設定に基づいて、前記チップ間共有バスを選択するためのバス選択信号を生成し、前記バス接続スイッチ部は、当該バス選択信号に基づいて、前記チップ間共有バスと前記チップ平面内バスとを選択的に接続し、これによってバス選択が行われ、
   前記チップ間共有バス制御部は、前記チップ間共有制御バスを介して送られてくるバス制御信号に基づいて、前記チップ間共有バスへの前記チップ平面内バスを介した各チップからのアクセスを調停して、調停後の制御信号を生成し、前記バス接続スイッチ設定部は、当該調停後の制御信号に基づいて、バス駆動信号を生成し、前記バス接続スイッチ部は、当該バス駆動信号に基づいて、前記チップ間共有バスのためのバスドライバのＯＮ／ＯＦＦを切り換え、これによってバス駆動が行われる、
   LSIチップ積層システム。
2. 前記チップ間共有バス制御部と、前記バス接続スイッチ設定部及び前記バス接続スイッチ部とにより、論理的に複数の通信を同時に行う、請求項１に記載のLSIチップ積層システム。
3. 前記チップ間共有バスは２本以上である、請求項１又は２に記載のLSIチップ積層システム。
4. １クロックで、前記２本以上のチップ間共有バスの選択的な接続を行う、請求項３に記載のLSIチップ積層システム。
5. 前記各チップからのアクセスが、各チップが持つノードからのアクセスである、請求項１乃至４のいずれかに記載のLSIチップ積層システム。
6. 前記チップ間共有制御バスと前記チップ間共有バス制御部は、互いに対応して１つ又は複数組み設けられる、請求項１乃至５のいずれかに記載のLSIチップ積層システム。
7. 前記チップ間共有バス制御部は、各チップのバス要求に応じて調停を行って自身のチップがバスマスタになるかどうかを決定して前記調停後の制御信号を生成し、
   前記バス接続スイッチ設定部は、自信のチップがバスマスタである場合は、前記チップ間共有バスを選択的に駆動するように前記バス駆動信号を生成し、
   前記バス接続スイッチ部は、前記バス駆動信号に基づいて、前記バスドライバをＯＮ／ＯＦＦする、請求項１乃至６のいずれかに記載のLSIチップ積層システム。
8. 前記チップ間共有バスのデータ信号として送られてくる各チップのスイッチ設定信号を前記バス接続スイッチ設定部に設けたレジスタに書き込むことにより、積層された複数のLSIチップが同時に前記バス接続スイッチ部の接続／非接続設定を行う、請求項１乃至７のいずれかに記載のLSIチップ積層システム。
9. チップ間共有バスが超並列貫通バスである、請求項１乃至８のいずれかに記載のLSIチップ積層システム。
10. バスマスタになる１つ以上のマスタチップとバススレーブになる１つ以上のスレーブチップを含む、請求項１乃至９のいずれかに記載のLSIチップ積層システム。