DE69426625T2 - Steuerungseinheit für Unterbrechungskanäle in einem Mikrokontroller - Google Patents

Description

Technisches Gebiet der Erfindung
• Die Erfindung betrifft eine Verwaltungs- bzw. Steuereinheit für Unterbrechungskanäle für Mikrokontroller.
• Im besonderen, aber nicht ausschließlich, betrifft die Erfindung eine Steuereinheit für Mikrokontroller, die mit einem Decodierer für Unterbrechungskanäle ausgestattet sind, und die nachfolgende Beschreibung wird der einfachen Darstellung halber auf dieses Anwendungsgebiet Bezug nehmen.
Technischer Hintergrund
• Bekanntlich sind in der einschlägigen Technik der vorliegenden Erfindung elektronische Mikrokontroller verfügbar, die eine Steuereinheit für Unterbrechungssignalkanäle aufweisen. Im allgemeinen verbindet jeder Kanal die Steuereinheit mit einem Sensor, einem Meßwandler oder einem peripheren Schaltkreis außerhalb des Mikrokontrollers.
• Unterbrechungssignale sind Digitalsignale, die durch einen Vektor mit einer Bitzahl, die gleich der Anzahl der Kanäle ist, gekennzeichnet werden können. Derartige Signale sollen je nach Notwendigkeit den Ablauf einer Unterbrechungsprozedur innerhalb der Zentraleinheit des Mikrokontrollers auslösen. Diese Zentraleinheit wird nachstehend auch kurz als CPU (ZE) bezeichnet.
• Unterbrechungssignale können unterschiedliche Prioritäten tragen; d. h. eines von ihnen kann sich gegen andere Unterbrechungsanforderungen durchsetzen oder ihnen gegenüber "gewinnen". Natürlich wird eine erfolgreiche bzw. Gewinner- Anforderung zuerst erfüllt.
• Gewöhnlich sind innerhalb des Mikrokontrollers getrennte, als "Makrozellen" bezeichnete Schaltungsabschnitte vorhanden, die als Eingangssignal eine Unterbrechungsanforderung empfangen und als Ausgangssignal ein ähnliches, an die CPU gerichtetes Signal erzeugen können. Zum Beispiel zeigt die hier enthaltene Fig. 1 schematisch die Grundstruktur eines Mikrokontrollers 10 mit einer CPU 11, einem Zähler 12, einer Schnittstelle 13, einem A/D-Wandler 14 und einer Unterbrechungskanalsteuereinheit 15. Die Makrozellen 12, 13, 14 und 15 sind alle mit der CPU verbunden, um ein entsprechendes Unterbrechungssignal zu übertragen.
• Betrachtet man nun nur die Steuereinheit 15 für die Unterbrechungskanäle, dann ist zu beachten, daß die CPU diese Einheit 15 als einzelne Makrozelle "sieht", die ein einzelnes Unterbrechungssignal erzeugen kann, das eine gegebene Priorität trägt.
• Damit jedoch die Einheit 15 ihre Funktion erfolgreich ausüben kann, sollte sie allein erkennen und auswählen können, welche von den vielen Unterbrechungsanforderungen, die auf den verschiedenen Kanälen an sie gerichtet werden, die höchste Priorität trägt.
• Folglich muß die Steuereinheit zuerst eine Decodierung ausführen, um unter den vielen zu ihr führenden Kanälen den erfolgreichen Kanal abzuschätzen, und muß dann den Unterbrechungsvektor definieren, der zur CPU zu übermitteln ist. Dies erfordert gewöhnlich die Implementierung einer komplexen Decodierungsstruktur, die eine große Schaltkreisfläche im Mikrokontroller belegt.
• Eine solche Decodierungsstruktur muß offensichtlich der Anzahl der Unterbrechungskanäle entsprechen, die in einem gegebenen Mikrokontroller vorhanden sind. Zum Beispiel würden vier Kanäle einen Decodierer von einer gewissen Komplexität erfordern, aber die doppelte Anzahl von Kanälen würde zu einer Decodierungsstruktur von äußerst großem Umfang führen.
• Nach dem gegenwärtigen Trend werden Mikrokontroller bevorzugt, die eine immer größere Anzahl von Unterbrechungskanälen aufnehmen können, und dies wirft das Problem auf, wie die zunehmende Größe der Kanalsteuereinheit untergebracht werden kann. Zum Beispiel müßte bei acht Kanälen ein Decodierer mit 2&sup8; = 256 Zellen bereitgestellt werden, um nur acht funktionsfähige Vektoren auszugeben.
• Bisher wurden Steuereinheiten für Unterbrechungskanäle mit verdrahteter Logik bereitgestellt, d. h. Strukturen, die für einen bestimmten Mikrokontroller mit einer vorgegebenen Anzahl von Kanälen passend "zugeschnitten" waren.
• Kurz gesagt, es war unmöglich, eine Steuereinheit an andere, verschieden dimensionierte Unterbrechungskanäle eines anderen Mikrokontrollers anzupassen oder darauf zu übertragen, ohne daß ihre innere Struktur und Größe radikal verändert werden mußten.
• Die EP-A-498 260 offenbart eine Unterbrechungssteuerung mit einem Unterbrechungsdecodiererteil von modularer Struktur. Diese Unterbrechungssteuerung läßt sich leichter anpassen, hat aber den Nachteil, daß die in jedem Modul verwendeten Schaltungen relativ komplex sind.
• Der vorliegenden Erfindung liegt die technische Aufgabe zugrunde, eine Steuereinheit für Unterbrechungskanäle bereitzustellen, die strukturelle und funktionelle Merkmale aufweist, durch die sie "adaptiv" eingesetzt, d. h. leicht an die Verwendung mit anderen, unterschiedlich bemessenen Mikrokontrollern angepaßt werden kann, während gleichzeitig weniger komplexe Schaltungen als die Steuereinheiten nach dem Stand der Technik verwendet werden.
Zusammenfassung der Erfindung
• Der Grundgedanke der vorliegenden Erfindung besteht darin, einen Unterbrechungskanalwähler bereitzustellen, der eine Kette von modularen Elementen aufweist, die Kanalpaare aufnehmen, um ein "Gewinnerpaar" zu lokalisieren, wobei ein Unterbrechungsvektor dann innerhalb des Gewinnerpaars lokalisiert und für die Zentraleinheit (CPU) umgeformt wird.
• Auf der Grundlage dieser Idee wird die technische Aufgabe durch eine Einheit gelöst, wie sie oben gekennzeichnet und im kennzeichnenden Teil von Anspruch 1 definiert ist.
• Die Merkmale und Vorteile einer Einheit gemäß der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung einer Ausführungsform der Erfindung ersichtlich, die unter Bezugnahme auf die beigefügten Zeichnungen als Beispiel angegeben wird und nicht als Einschränkung der Erfindung gedacht ist.
Kurze Beschreibung der Zeichnungen
• In den Zeichnungen zeigen:
• Fig. 1 eine schematische Darstellung eines Mikrokontrollers, der eine Steuereinheit für Unterbrechungskanäle enthält;
• Fig. 2 eine schematische Darstellung einer in dem Mikrokontroller gemäß Fig. 1 enthaltenen Steuereinheit, welche die vorliegende Erfindung verkörpert; und
• Fig. 3 ein Schaltbild, das die innere Struktur der Einheit gemäß Fig. 2 ausführlicher darstellt.
Ausführliche Beschreibung
• Anhand der Zeichnungen ist bei 1 allgemein und schematisch eine Steuereinheit für Unterbrechungssignalkanäle 2 dargestellt, welche die vorliegende Erfindung verkörpert und in einen elektronischen Mikrokontroller 10 eingebaut ist.
• Der Mikrokontroller weist eine Zentraleinheit oder CPU 11 und mehrere Makrozellen 12, 13, 14 auf, die alle mit einem Eingang der CPU verbunden sind, der als INT bezeichnet wird. Die erste Makrozelle 12 ist ein Zählerblock oder Zeitgeber (TIMER); die zweite Makrozelle 13 ist eine serielle Schnittstelle SCI; und die dritte Makrozelle ist ein A/D-Wandler. Die CPU führt direkt einen Prioritäts-"Schlichtungs"- bzw. -Zuweisungsschritt unter den Unterbrechungssignalen aus, die ihr von den Makrozellen übermittelt werden.
• Die Steuereinheit 1 des Kanals 2 ist gleichfalls in einer Makrozelle enthalten, die durch die CPU 11 als "Lieferant" eines Unterbrechungssignals "angesehen" wird. In diesem Fall weist die Einheit 1 ein digitales Ausgangssignal auf, das auf einem 8-Bit-Datenbus bereitgestellt wird, der mit der CPU 11 verbunden ist und mit DRB bezeichnet wird.
• Zu beachten ist, daß die Einheit 1 auch in die CPU 11 eingebaut und daher zu einem einzigen integrierten Schaltkreis vereinigt werden kann. Als Alternative kann die Einheit 1 so konstruiert werden, daß sie als getrennter integrierter Schaltkreis ausgeführt wird, der mit Mikrokontrollern mit unterschiedlichen Anforderungen an die Steuerung bzw. Verwaltung von Unterbrechungskanälen verbunden und an diese angepaßt werden kann.
• Mehrere Kanäle 2 für Unterbrechungssignale werden zur Steuereinheit 1 geführt. In der hier als Beispiel diskutierten Ausführungsform gibt es acht derartige Kanäle 2, die mit A0, A1, B0, B1, C0, C1, D0 und D1 bezeichnet werden.
• Die Kanäle 2 können jedoch durchaus in geringerer Anzahl, z. B. vier, oder in größerer Anzahl, z. B. sechzehn, vorliegen. Deswegen wird die Gesamtmenge der Kanäle nachstehend mit 2 N bezeichnet.
• Da es ferner gelegentlich günstig ist, homologe Kanalpaare zu analysieren, d. h. geradzahlige und ungeradzahlige Kanäle in einem Paar, wird nachstehend auch auf N Kanalpaare statt auf 2 N Kanäle Bezug genommen.
• Die Steuereinheit 1 für die N Paare von Kanälen 2 weist einen ersten oder Wählschaltungsabschnitt 3 und einen zweiten oder Decodierungsschaltungsabschnitt 4 auf. Der erste Abschnitt 3 enthält eine Kette von Elementen 5, zu der eines der N Kanalpaare geführt wird.
• Diese Kette bildet eine Verkettung (daisy chain), in der jedes Element 5 die Aktivierung oder Deaktivierung seines nächstbenachbarten Elements bewirkt. Zu beachten ist jedoch, daß der erste bzw. Anfangsblock in der Kette, der mit 6 bezeichnet wird, eine besondere Struktur aufweist, die sich von den anderen, ihm nachgeschalteten Elementen unterscheidet. Dieses Merkmal macht den Schaltungsabschnitt 3 zu einer Hybridverkettung der Art, die nachstehend als "Hybridkette" (bonny chain) bezeichnet wird. Darüberhinaus ist jedoch wichtig, zu beachten, daß die Anzahl der Elemente 5 in der Kette gleich der Anzahl N der Kanalpaare sein könnte.
• In der konkreten Praxis ist die Anzahl der Elemente 5 in der Kette gleich N minus zwei, da der Anfangsblock 6 nicht als identisch mit den anderen Elementen 5 angesehen werden kann und das letzte Element 5 weggelassen worden ist, da es durch logische Ausschließung von den anderen isoliert werden kann.
• Der Anfangsblock 6 in der Hybridkette weist einen CMOS- Inverter mit einem ersten oder Pull-up-Transistor M1 vom p- Kanal-MOS-Typ auf, der in Reihe mit einem zweiten oder Pulldown-Transistor M2 vom n-Kanal-MOS-Typ geschaltet ist, wobei die Transistoren zwischen ein erstes Speisespannungsnormal Vcc und ein zweites Spannungsnormal, wie z. B. Signalerde GND, geschaltet sind. Der erste Transistor M1 weist vorzugsweise ein W/L-Maß (Kanalbreite/-länge) von 10/l,5 um auf, und der zweite Transistor hat vorzugsweise ein W/L-Maß von 5/1,5 um.
• Der Anfangsblock muß die Hybridkette voraufladen, um eine sequentielle Abtastung der an den verschiedenen Unterbrechungskanalpaaren anliegenden Signale auszulösen.
• Im Hinblick darauf sind die entsprechenden Gateanschlüsse der Transistoren M1 und M2 beide mit einer Eingangsleitung verbunden, an die ein Signal REQ-WA angelegt wird, wobei das Signal zu Beginn jeder Befehlsausführung, d. h. vor dem "Schlichtungs"-Schritt zwischen Makrozellen, durch den Mikrokontroller auf Masse reinitialisiert wird.
• Diese Eingangsleitung ist außerdem über einen Freigabetransistor M7 mit dem noch zu beschreibenden Decodierungsschaltungsabschnitt 4 verbunden, konkret mit einem Eingang eines Speicherelements 17, wie z. B. eines Speicherflipflops. Der Verbindungspunkt zwischen den Transistoren M1 und M2 ist grundsätzlich der Ausgang des Anfangsblocks 6, wobei der Ausgang mit der Eingangsseite eines ersten Elements 5 in der Hybridkette verbunden ist.
• Das erste Element 5 weist eine Eingangssignalleitung B- CHAIN-A auf, in die ein p-Kanal-MOS-Transistor M4 geschaltet ist, dessen Drainanschluß über einen n-Kanal-Transistor M5 mit Masse verbunden ist. Der zuletzt erwähnte Transistor empfängt an seinem Gateanschluß ein Signal REQ-WB, das Informationen über die Unterbrechungspriorität des zweiten Kanalpaares B0, B1 enthält. Dieses Signal wird außerdem an die Gates des Transistors M4 und eines Transistors M3 angelegt. Der Transistor M3 verbindet die Eingangsleitung B-CHAIN-A über den Freigabetransistor M7 mit dem Decodierungsabschnitt 4.
• Der Drainanschluß des Transistors M4 ist ferner über einen n-Kanal-Transistor M6, der das Eingangssignal von der Leitung B-CHAIN-A über einen Inverter 8 an seinem Gateanschluß empfängt, mit Masse verbunden.
• Der Drainanschluß des Transistors M4 bildet außerdem den Ausgang des Elements 5, wobei der Ausgang mit der Eingangsseite des nächsten Elements 5 durch eine Signalleitung B- CHAIN-B verbunden ist, welche die Eingangsleitung für dieses nächste Element 5 darstellt.
• Alle in Kaskade geschalteten Elemente 5 haben die gleiche Struktur; um aber eine Überfüllung von Fig. 3 mit zu vielen Bezugszeichen zu vermeiden, sind in der Figur nur Bezugszeichen für identische Komponenten dargestellt, die zu identischen modularen Strukturen sowohl des Schaltungsabschnitts 3 als auch des Schaltungsabschnitts 4 vereinigt sind.
• Wie oben erwähnt, ist das letzte Element 5 in der Kette, das dem N-ten Kanalpaar entspricht, weggelassen worden, und dementsprechend ist der Ausgang des Elements 5 in der Position N-1 nur über den Transistor M7 direkt mit dem Decodierungsabschnitt 4 verbunden.
• Um nun auf die Struktur des Abschnitts 4 zurückzukommen, ist zu beachten, daß jedem Element 5 des Anfangsblocks 6 der Hybridkette im wesentlichen ein identischer modularer Abschnitt der Decodierungsschaltung entspricht. Zum Beispiel sind alle zu den Eingangsleitungen B-CHAIN gehörenden Transistoren M7 mit einem entsprechenden Speicherelement 17 verbunden. Das Ausgangssignal Q des Speicherelements 17 wird über einen Inverter 16 zum Ausgang übertragen, um das erfolgreiche bzw. Gewinner-Unterbrechungssignal, z. B. VECT-A, für den Anfangsblock 6 anzuzeigen.
• Das Signal hinter dem Inverter 16 wird außerdem als Eingangssignal an den Gateanschluß eines Transistors Mx in einem Komplementärtransistorpaar angelegt, das in eine Bitauswahlzelle 7 eingebaut ist. Die Zellen 7 sind in Kaskade miteinander geschaltet. An den Gateanschluß des anderen Transistors in dem Komplementärtransistorpaar wird direkt ein Signal angelegt, das in Beziehung zu der Unterbrechungsanforderung auf einem geradzahligen Kanal steht, wie z. B. das Signal A0- REQ1 für den Kanal A0, der zum Block 6 geführt wird.
• Der Source-Anschluß des ersten Transistors Mx in dem Paar speist eine Ausgangs-BIT-Leitung, die in diesem besonderen Fall mit BIT-1 bezeichnet wird und für die Umformung eines gegebenen Bits in dem "Gewinner"-Unterbrechungsvektor vorgese - hen ist. An der Umformung oder, um einen vertrauten Ausdruck in der einschlägigen Technik zu gebrauchen, der Vektorisierung der Unterbrechungssignalbits für die CPU ist außerdem eine Gruppe 18 von aktiven Elementen beteiligt, zu denen ein Inverter 19, ein Transistor 20 mit hohem Innenwiderstand und ein p- Kanal-Transistor My gehören. Ein Eingang des Inverters ist mit der BIT-Leitung verbunden, und ein Ausgang ist mit dem Gate des Transistors 20 und dem Gate eines Transistors M8 verbunden.
• Dieser Transistor M8 liegt in Reihe mit einem Transistor M9, der ein Freigabesignal 9 von der CPU 11 empfängt und außerdem in Fig. 2 mit ODD/EVEN CPU SELECTION (Gerade/ungerade-CPU-Wahl) bezeichnet ist, um die Ausgabe eines Datenbuszuweisungssignals DBR des entsprechenden Vektors zu ermöglichen.
• Als nächstes wird ein kurzer Überblick über den Betrieb der erfindungsgemäßen Steuereinheit gegeben. Mit Hilfe des Signals REQ-WA, das auf Masse GND reinitialisiert ist, wird die gesamte Hybridkette zu Beginn der Ausführung jeder Anweisung vom Mikrokontroller durch den Inverter M1, M2 des Anfangsblocks 6 voraufgeladen. Im Anschluß an den Voraufladungsschritt kann das erste Element 5 in der Kette ausgewählt werden, d. h. das in Ausbreitungsrichtung des Signals vorhergehende Element, wenn die Signale auf den Kanälen REQ-WA und/oder REQ-WB und/oder REQ-WC einen logischen H-Wert haben, d. h. einen Wert, der gleich der Speisespannung Vcc ist.
• Wenn diese Bedingung erfüllt ist, steuert das erste Element 5 die Eingänge und Ausgänge aller anderen, in der Hybridkette folgenden N-3 Elemente 5 auf den Massewert und aktiviert dadurch das "Gewinner"-Paar der Unterbrechungskanäle. Auf diese Weise ermöglicht der erste Schritt die Auswahl desjenigen Paares unter den N möglichen Unterbrechungspaaren, das als Gewinnerpaar anzusehen ist.
• Zu diesem Zeitpunkt wird der Verktorisierungsschritt des Unterbrechungssignals ausgeführt, was bedeutet, daß der Gewinnerkanal aus dem Paar der Gewinnerkanäle ausgewählt werden muß und der entsprechende Wert des Unterbrechungsvektors in den Datenbus des Mikrokontrollers einzuschreiben ist. Unter Verwendung des Anforderungssignalwertes des Paares (A0-REQ1, ..., D0-REQ1) wird der auszuwählende Kanal innerhalb des Gewinnerpaares lokalisiert. Der entsprechende Wert des Unterbrechungsvektors wird dann über die verschiedenen logischen Gatter des Decodierungsabschnitts 4 dem Datenbus DBR zugewiesen.
• Nur zu Erläuterungszwecken wird nachstehend eine Tabelle wiedergegeben, welche die Decodierungslogik zeigt, die den Wert des Unterbrechungsvektors dem Datenbus DRB zuweist. Tabelle:
• Auf diese Weise löst die erfindungsgemäße Schaltungsstruktur die technischen Aufgaben und erzielt eine Reihe von Vorteilen, wobei ein Hauptvorteil darin besteht, daß die Steuereinheit 1 an verschiedene Typen von Mikrokontrollern mit unterschiedlichen Unterbrechungskanälen angepaßt werden kann. Tatsächlich genügt es, identische Elemente 5 und ähnliche modulare Decodierungszellen des Unterbrechungsvektors der Kanalpaare zu der Auswahl-Hybridkette hinzuzufügen oder daraus zu entfernen, um eine Anpassung der Schaltung an alle Logiken mit unterschiedlichen Unterbrechungskanalkreuzungen zu erreichen.

Claims (12)

1. Mikrokontroller-Unterbrechungssteuereinheit (1), die mit einem Decodierer (4) zur Verwaltung von mehreren (2 N) Unterbrechungskanälen (2) ausgestattet ist, die mit einer Zentraleinheit (11) des Mikrokontrollers verbunden sind, um ein einzelnes digitales Unterbrechungsvektorsignal durch den Decodierer (4) zu decodieren und zur Zentraleinheit zu übertragen, dadurch gekennzeichnet, daß die Steuereinheit einen ersten Schaltungsabschnitt (3) zur prioritätsgemäßen Auswahl von homologen Paaren (A0, A1; B0, B1; ...) von Kanälen (2) aufweist, der eine modulare Kette von Schaltungselementen (5, 6) enthält, mit denen jeweils ein entsprechendes Kanalpaar (2) verbunden ist, wobei der erste Schaltungsabschnitt mit einem zweiten Decodierungsschaltungsabschnitt (4) verbunden ist, so daß jede aus einer Gruppe von identischen Vektordecodierungszellen in dem zweiten Decodierungsschaltungsabschnitt (4) individuell einem entsprechenden Element der modularen Kette zugeordnet wird, die in dem ersten Schaltungsabschnitt (3) enthalten ist.

2. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß das digitale Unterbrechungsvektorsignal ein umgeformter Unterbrechungsvektor des Kanals mit höherer Priorität in dem durch die Kette ausgewählten Kanalpaar ist.

3. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Kette einen Anfangsblock (6) aufweist, der eine Voraufladung der anderen, hinter den Anfangsblock geschalteten Elemente 5 bewirkt.

4. Steuereinheit nach Anspruch 3, dadurch gekennzeichnet, daß der voraufladende Anfangsblock (6) einen CMOS- Inverter (M1, M2) aufweist, mit dem einer der Kanäle (2) verbunden ist.

5. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl identischer modularer Elemente (5) in der Kette gleich der Anzahl (N) der homologen Kanalpaare minus 2 ist.

6. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß ein ausgewähltes Kettenelement (5) in der modularen Kette von Schaltungselementen (5, 6) die Eingänge und Ausgänge aller anderen, ihm nachgeschalteten Kettenschaltungselemente auf einen Massewert steuert.

7. Steuereinheit nach Anspruch 5, dadurch gekennzeichnet, daß jedes der identischen modularen Schaltungselemente (5) in der Kette den Elementen einer Verkettung entspricht.

8. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß jedes der Kettenschaltungselemente (5, 6) einer von mehreren identischen Modularstrukturen des Decodierungsschaltungsabschnitts (4) entspricht.

9. Steuereinheit nach Anspruch 8, dadurch gekennzeichnet, daß die Schaltungselemente (5, 6) der Kette mit der jeweils entsprechenden Modularstruktur des Decodierungsabschnitts (4) über eine entsprechende Bitauswahlzelle (7) verbunden sind, die eine Ausgangsleitung (BIT) speist.

10. Steuereinheit nach Anspruch 9, dadurch gekennzeichnet, daß die Bitauswahlzellen (7) an der Ausgangsleitung in Kaskade geschaltet sind.

11. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Zentraleinheit (11) des Mikrokontrollers mit einem Eingang des Decodierungsschaltungsabschnitts (4) verbunden ist, um ein Lesefreigabesignal für das digitale Unterbrechungsvektorsignal zu übertragen.

12. Mikrokontroller, dadurch gekennzeichnet, daß er eine Steuereinheit (1) gemäß Anspruch 1 oder Anspruch 3 aufweist.