DE3018509C2 - Schieberegister - Google Patents

Description

Die Erfindung bezieht sich auf ein Schieberegister der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung, wie es insbesondere zur Verwendung in einer seriellen arithmetischen Logikeinheit geeignet ist.

Eine serielle arithmetische Logikeinheit (serielle ALU) besteht aus einem Schieberegister mit einer erforderlichen Anzahl von Bits und einer 1-Bit ALU, welche mit dem niedrigstwertigen Bit des Schieberegisters verbunden ist und in einem Zyklus eine einem Bit entsprechende Operation durchführt und das Resultat auf das höchstwertige Bit des Schieberegisters rückkoppelt Sie wird beispielsweise als Peripheriegerät zur Bestimmung der Ein- und Ausszeiten von Steuersignalen usw, in den verschiedensten Datenverarbeitungseinrichtungen verwendenden Steurungssystemen angewandt

Die serielle ALU für solche Anwendungen erfordert ein Schieberegister mit einer Latch-Schaltung, um gewünschte Wertedaten in das Schieberegister zu setzen und verarbeitete Ergebnisdaten aus dem

ίο Schieberegister auszulesen. In Fällen, wo die serielle ALU und dazu gehörige Schaltungen in LSI-Form gebracht werden, um eine Mehrzweckvorrichtung für verschiedene Steuerungssysteme herzustellen, muß das Schieberegister mit Latch-Schaltung einen Schaltungs-

aufbau aufweisen, der eine niedrige Verlustleistung zeigt und für LSI-Form geeignet ist

Ein aus der deutschen Offenlegungschrift Nr. 23 55 408 bekanntes Schieberegister der eingangs bezeichneten Gattung besteht aus einer Serienschaltung von ausschließlich statischen Invertern mit jeweils dazwischen liegenden Schaltern. Diese bekannte Schaltung weist eine verhältnismäßig hohe Verlustleistung auf. Ferner ist bei dieser Schaltung die Richtung der Signalübertragung fest

Aus der deutschen Offenlegungsschrift Nr. 25 51 797 ist ferner ein mit ladungsgekoppelter Übertragung arbeitender Speicher bekannt, der eingangs und ausgangsseitig Schieberegister aufweist Abgesehen davon, daß die dort vorgesehenen Schieberegister nicht der eingangs bezeichneten Gattung entsprechen, ist auch bei ihnen die Richtung der Signalübertragung fest vorgegeben.

Der Erfindung liegt die Aufgabe zugrunde, ein Schieberegister der bezeichneten Gattung zu schaffen, das bei hoher Geschwindigkeit der in beiden Richtungen möglichen Signalübertragung geringe Verlustleistung aufweist.

Die erfindungsgemäße Lösung dieser Aufgabe ist im Kennzeichenteil des Patentanspruchs 1 angegeben.

Danach gestattet der Einsatz dynamischer Inverter im Schieberegister und in der erfindungsgemäß vorgesehenen Latch-Schaltung eine Verringerung der Verlustleistung. Die Verwendung der statischen Inverter in den beiden erfindungsgemäß vorgesehenen Schaltungseinheiten ermöglicht andererseits eine schnelle Signalübertragung zwischen den beiden Schaltungseinheiten. Infolge der Kombination der beiden Arten von Invertern wird ferner erreicht, daß die vorgesehenen Schaltelemente zu unterschiedlichen Zeitpunkten ein-

schaltbar sind. Daher läßt sich allein durch den Zeitpunkt, zu dem das zwischen den Eingängen der dynamischen Inverter und der Latch-Stufe vorgesehene dritte Schaltelement betätigt wird, die Richtung der Signalübertragung zwischen dem Schieberegister und der Latch'Schaltung steuern.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen gekennzeichnet.

Im folgenden werden Ausführungsformen der Erfindung in Verbindung mit der beigefügten Zeichnung beschrieben. Auf dieser ist

Fig.] ein Schaltbild, das die wesentlichen Teile eines Schieberegisters mit Latch-Schaltung zeigt,

Fig. 2 ein Signal-Zeit-Diagramm zur Erläuterung der Arbeitsweise des Schieberegisters,

Fig.3 ein Schaltbild einer Ausführungsform eines dynamischen Inverters,

Fig.4 ein Schaltbild eines Steuerungssystems, welches eine serielle arithmetische Losikeinheit. die ein

Beispiel far eine Anwendung des Schieberegisters ist, enthält,

Fig,5 ein konkretes Sehartbild einer 1-Bit arithmetischen Logikeinheit, die Teil der seriellen arithmetischen Logikeinheit ist,

F i g. 6 ein Signal-Zeit-Piagramm, das die Arbeitsweise der 1-Bit arithmetischen Logikeinheit veranschaulicht, und

Fig.7 ein Schaltbild eines weiteren Beispiels eines Systems, das eine serielle arithmetische Logikeinheit enthält, welche aas Schieberegister mit Latch-Schaltung verwendet

In F i g. 1, welche den Schaltungsaufbau des 1-Bit-Bestandteils eines Schieberegisters mit Latch-Schaltung zeigt, bezeichnet 1 einen Schieberegisterabschnitt, 2a einen Latch-Abschnitt, 2b einen Daten-Eingabe/Ausgabeabschnitt und 3 einen MOS-Schalter zur Übertragung von Daten.

Die erste Hälfte des Schieberegisterabschnitts 1 ist aus einem statischen Inverter 11 und einem MOS-Schalter 12 aufgebaut, seine zweite Hälfte aus einem dynamischen Inverter 13. Der Schieberegisterabschnitt erhält am Inverter 11 ein von der Stufe eines höherwertigen Bits geliefertes Signal A₂ und «efert ein Ausgangssignal A₂ des Inverters 13 an einen Sohieberegisterabschnitt auf der niedrigerwertigen Bitseite.

Wie beim Schieberegisterabschnitt 1 ist die erste Hälfte des Latch-Abschnitts 2a aus einem statischen Inverter 14 und einem MOS-Schalter 15 aufgebaut und seine zweite Hälfte aus einem dynamischen Inverter 16. Diese Elemente bilden eine geschlossene Schleife, so daß das Ausgangssignal B₂ des Inverters 16 auf den Inverter 14 rückgekoppelt wird.

Der Daten-Eingabe/Ausgabeabschnitt 2b ist aus einer Reihenschaltung aufgebaut, die aus einem MOS-Schalter 17, einem statischen Inverter 18 und.MOS-Schaltern 19 und 20 besteht Diese Reihenschaltung liegt parallel zum Inverter 14 des Latch-Abschnitts 2a und hat einen Schaltungsaufbau, bei welchem die Gates der MOS-Schalter 19 und 20 mit einer Lese-Steuerleitung 103 (READ) und einer Schreib-Steuerleitung 104 (WRITE) verbunden sind und der gemeinsame Punkt dieser beiden Schalter mit einer Datenleitung 102 (DATA) verbunden ist

Der Datenübertragungsschalter 3 liegt zwischen der Ausgangsseite des Schalters 12 des Schieberegisterabschnitts und der Ausgangsseite des Schalters IS des Latch-Absclmitts, wobei sein Leiiungszustand durch ein Setzsignal 5 oder ein Übertragungssignal M, die auf einer Signalleitung 101 erscheinen, gesteuert wird.

Im folgenden wird die Arbeitsweise obiger Schaltung unter Bezugnahme auf das in Fig.2 gezeigte Signal-Zeit-Diagramm beschrieben.

Bei dem Latch-Schieberegister führen der Schieberegisterabschnitt und der Latch-Abschnitt Signalschiebevorgänge in zeitlichen Lagen durch, die um einen Halbzyklus gegeneinander versetzt sind. Zu diesem Zweck werden, wenn als dynamischer Inverter ein Inverter mit 2-Phasentaktansteuerung, der, wie in F i g. 3 als Beispiel gezeigt, aus drei MOS-Transistoren 21,22 und 23 aufgebaut ist, verwendet wird, Takte Φ\ bis Φ4 erzeugt, die, wie in F i g. 2 dargestellt, in vier Phasen liegen, wobei der Inverter <f> auf der Latch-Seite durch die Takte Φ\ und Φ₂ angesteuert wird, während der Inverter 13 auf der Schiebetegisterseite durch die Takte Φ3 und Φ* angesteuert wird. Der Schalter 15 auf der Latch-Seite wird hinsichtlich seines Leitungszustands durch den Takt Φ,ι gesteuert, während der Schalter 12 auf der Schieberegisterseite durch den Takt Φ₂ gesteuert wird.

Der dynamische Inverter der Fig.3 führt eine Voraufladung einer Streukapazität 25 auf der Ausgangsseite in der Periode des Takts Φ\ (Φ₃) durch und liefert das zu seinem Eingangssignal B\ (A\) invertierte Signal B₂ (A₂) in der letzteren Halbperiode des Takts Φ₂ (Φ.»).

Im Schieberegisterabschnitt 1 erscheint dementsprechend das vom Inverter 11 gelieferte und synchron mit

ίο dem Takt Φ₂ durch den Schalter 12 gelaufene Signal A\ als Signal A₂ und der Ausgangsseite des dynamischen Inverters 13 in der letzteren Hälfte des Takts Φ₄, und der Schiebevorgang der Signale wird gemäß den Pfeilen a\ bis a₆ in Fig.2 durchgeführt Ähnlich wird im Latch-Abschnitt 2a das durch den Schalter 15 synchron mit dem Takt Φ4 gelaufene Ausgangssignal B\ des Inverters 14 das Ausgangssignal B₁ des dynamischen Inverters 16 in der letzteren Hälfte des Takts Φ₂ und wird erneut auf den Inverter 14 gegeben, so daß sich das Signal in der durch die Pfeile b\ bis b& dargestellten Weise verschiebt Bei A\, A₂, B_x und B₂ in F i g. 2 geben schraffierte Teile die Zeitdauern a-i, in weichen der Gleichspannungswcrt des Signals fest is' während die anderen Teile Zeitdauern angeben, in welchen eine Information in der Streukapazität auf der Ausgangsseite des MOS-Elements gespeichert wird.

Das Steuersignal S zur Übertragung des im Latch-Abschnitt 2a gespeicherten Signals auf den Schieberegisterabschnitt 1 wird synchron mit dem Takt Φ4 gegeben. Der Datenübertragungsschalter 3 und der latch-seitige Schalter 15 werden abo gleichzeitig geschlossen und das Latch-Ausgangssignal 5, wird, wie wie durch einen Pfeil es in F i g. 2 angedeutet, auf den dynamischen Inverter 13 des Schieberegisters gegeben.

π Da dabei der Schalter 12 auf der Schieberegisterseite im geöffneten Zustand ist ist es unnötig, den Ausgang des Inverters 11 von neuem zu trennen.

Umgekehrt wird bei der Übertragung der Information des Schieberegisterabschnitts 1 auf den Latch-Abschnitt 2a der Schalter 3 durch das Steuersignal M synchron mit dem Takt Φ₂ geschlossen. In der Zeit in der das Steuersignal M auf »1« ist, durchläuft das Aus^angssignal des Inverters 11 auf der Schieberegisterseite die Schalter 12 und 3 und wird, wie durch einen Pfeil Cs angedeutet, anstelle des Signals B; auf den Inverter 16 auf der Latch-Seite gegeben. Auch dabei ist der Schalter 15 auf der Latch-Seite im geöffneten Zustand und es daher unnötig, den Ausgang des Inverters 14 von neuem zu trennen.

Beim Einschreiben von Daten aus der externen Datenleitung 102 in den Latch-Abschnitt 2a kann der Schalter 20 des Daten-Eingabe/Ausgabeabschnitts 2b durch ein Schreibsignal (WRITE) synchron mit dem Takt Φ4 geschlossen werden. Wenn der Schalter 20 in dieser zeitlichen Lage in den Durchlaßzustand geht, wird das auf der Datenleitung 102 befindliche Signal, wie durch den P'cil <U angedeutet, anstelle des Ausgangssignals B₂ des Inverters 16 auf den Inverter 14 gegeben.

Beim Auslesen der im Latch-Abschnitt 2a gespeicherten Daten auf die externe Datenleitung 102, wird der Schalter 19 durch ein Lesesignal (READ) synchron mit dem Takt Φ₂ geschlossen und das Ausgangssigna' L des Inverters 18 des Daten-Eingabe/Ausgabeabschnitts 2b, wie durch einen Pfeil d\ angedeutet, auf die Datenleitung 102 geholt. Der Schalter 17 wird dabei in jedem Zyklus synchron mit dem Takt Φ4 geschlossen, wodurch das Latch-Ausgangssignal, wie durch Pfeile k L und I*

angedeutet, stets auf den Inverter 18 des Daten-Eingabe/Ausgabeabschnitts abgeholt wird.

Vorstehend wurde die Schaltungsanordnung und die Arbeitsweise des 1-Bit-Bestandteils beschrieben; das Schieberegister mit Latch-Schaltung hat jedoch eine Anzahl solcher 1-Bit-Stufen, die zu einem Schieberegister zum Halten von Signalen mehrerer Bits in Kaskade verbunden sind. Wie sich aus der Beschreibung der Arbeitsweise ergibt, wird beim Schieberegister mit Latch-Schaltung bewirkt, daß die zeitliche Lagen des in Arbeitens von Schieberegister und Latch-Schaltung um einen Halbzyklus voneinander abweichen, wobei die zeitliche Lage für die Datenübertragung zwischen ihnen so eingerichtet ist, daß sie mit der Sperrperiode des .Schaltelements auf der Empfängerseite zusammenfällt, wodurch sich die Übertragung der Daten durchführen läßt, ohne exklusive Schaltelemente für die entsprechenden Signalwege des Schieberegisters und der Latch-Schaltung vorzusehen. Ferner schließen im Signalweg, in welchem die zwei Stufen von MOS-Schaltern aufeinanderfolgen, d. h., im Signalweg, der die MOS-Schalter 12 und 3 oder 15 und 3 enthält, beide MOS-Schalter synchron, so daß der Signalwert nicht infolge einer Ladungsaufteilung schwankt. Hinzu kommt, daß dank des statischen Inverters im Signalweg ein stabiles Eingangssignal aufgegeben wird, so daß die Schaltung zuverlässig arbeitet. Da das Schieberegister einen dynamischen Inverter verwendet, kann ferner die Verlustleistung niedrig gehalten werden, und da darüber hinaus die Schaltungsanordnung einfach ist, ist sie für LSI besonders geeignet.

Anhand von F i g. 4, auf die nun Bezug genommen wird, soll nun ein Steuersystem erläutert werden, das eine serielle arithmetische Logik-Einheit enthält, die ein Beispiel einer Anwendung des Schieberegisters mit Latch-Schaltung darstellt.

In F i g. 4 bezeichnet 31 ein Schieberegister, das durch Verbindung der vorgenannten 1-Bit-Schieberegister zu n-Bits in Kaskade aufgebaut ist, 32 eine Latch-Schaltung, die das aus den erwähnten, den entsprechenden Bits zugeordneten Latch-Abschnitten 2a und Daten-Eingabe/Ausgabeabschnitten 2b aufgebaut ist, 33 Signalleitungen, welche die Datenübertragungsschalter 3 für die entsprechenden Bits enthalten, und 34 eine arithmetische 1-Bit-Logikeinheit (ALU), welche mit dem niedrigstwertigen Bit des Schiebereigsters 31 verbunden ist und eine Operation entsprechend einem Bit in einem Zyklus ausführt und das Resultat auf das höchstwertige Bit des Schieberegisters rückkoppelt. Diese Elemente bilden die serielle arithmetische Logik-Einheit 30.

35 bezeichnet einen Datenprozessor, der der seriellen ALU 30 einen Operationsbefehl gibt, 36 einen Taktgenerator, der verschiedene für die arithmetische Operation der seriellen ALU notwendige Takte erzeugt, 37 ein UND-Glied und 38 ein Flip-Flop.

Die Schaltung der F i g. 4 wirkt als Steuersystem, das verschiedene gewünschte Wertedaten aus dem Datenprozessor 35 auf die serielle ALU 30 gibt und diese Daten mittels der seriellen ALU verarbeitet, wodurch w am Flip-Flop 38 ein Impulsausgangssignal Pa einer dem gewünschten Wert entsprechenden Impulsbreite erzeugt wird.

Im einzelnen gibt der Datenprozessor 35 die gewünschten Wertedaten über einen Bus 39 in die t>i Latch-Schaltung 32 ein und liefert nachfolgend ein Setzsignal S£Tbei Operationsbeginn. Die Schalter der Signalleitungen 33 schließen also und übertragen die gewünschten Wertedaten parallel von der Latch-Schaltung 32 auf das Schieberegister 31, und gleichzeitig wird auch das Flip-Flop 38 gesetzt.

Die I-Bit-ALU 34 erniedrigt die Daten zu einer Zeit to. zu der das Signal des niedrigstwertigen Bits der gegebenen Daten durch das Schieberegister 31 geliefert wird. Es liefert ein Kennzeichensignal F= »1«, wenn der Wert der Daten im Schieberegister nicht null ist, und F= »0«, wenn der Wert der Daten null geworden ist. Dementsprechend wird zu einer Zeit /_n_i, zu der das Schieberegister 31 das höchstwertige Bit der Daten Hefen, das ALU-Ausgangssignal Füberdas UND-Glied 37 am Rücksetzanschluß des Flip-Flop 38 erhalten. Falls F= »0« ist, wird das Flip-Flop 38 zurückgesetzt. Der Ausgangsimpuls des Flip-Flop 38 wird damit zu einem solchen, dessen Impulsbreite dem gegebenen gewünschten Wert entspricht.

Ein Beispiel für den konkreten Aufbau einer Schaltung der 1-Bit-ALU 34 ist in Fig.5 gezeigt, eine Impuls-Zeit-Übersicht dazu in F i g. 6.

In den Figuren bezeichnet X₁ ein Eingangssignal am /-ten Bit aus dem Schieberegister 31, X_oul das Ausgangssignal, das auf das höchstwertige Bit des Schieberegisters 31 rückzukoppeln ist, und C₁ ein Übertragsignal am /-ten Bit. Hierbei sind, wenn C,_i ein Übertragsignal am (i— l)-ten Bit bezeichnet, X_ou, und C, in der Erniedrigungsoperation durch die folgenden logischen Ausdrücke gegeben:

X_aul =

c, = X₁

C₁-X = X,QC,.·

(D

(2)

In der Schaltung der F i g. 5 werden ein Operationsbefehlssignal Cw sowie ein Operationsstartsignal to, welches synchron mit der Eingabe des niedrigstwertigen Bits der Daten aus dem Schieberegister für eine Schiebezykiusperiode »1« wird, von außen auf ein UND-Glied 41 gegeben, dessen Ausgangssignal auf ein NOR-Glied 43 gegeben wird. Wenn Cw= »1« in der Periode von io = »l« ist, werden das Ausgangssignai C-I des NOR-Gliedes 43 und das Eingangssignal X₁ vom Schieberegister 31 auf ein Antivalenzglied 44 gegeben, und das den Operationen in Übereinstimmung mit Ausdruck (1) unterworfene Resultat X_m, am ersten Bit erhält man am Inverter 45. Die Signale Λ/und C,_i werden außerdem auf ein NOR-Glied 46 gegeben, womit man das Übertragsignal C₁ am ersten Bit in Übereinstimmung mit Ausdruck (2) erhält Das Ausgangssignal des NOR-Gliedes 46 wird auf ein UND-Glied 42 gegeben, das die Signale C-1 bei fc = »0«, mit anderen Worten, bei und nach dem zweiten Bit in Aufeinanderfolge, liefert Dementsprechend werden, indem die Daten des Schieberegisters um einen Umlauf verschoben werden, die Operationen von Xj und Q bis hinauf zum höchstwertigen Bit unter Verwendung der auf den Ausgangssignalen des UND-Glieds 42 basierenden Ausgangssignale C_i des NOR-Glieds 43 aufeinanderfolgend ausgeführt Da das Operationsstartsignal fo jeden n-ten Schiebezyklus »1« wird, wird die oben beschriebene Erniedrigungsoperation insoweit wiederholt, als das Signal Cbv»1 «ist

Eine geschlossene Schleife, weiche aus einem UND-Glied 47, einem NOR-Glied 48, einem Inverter 50 sowie MOS-Schaltung 49 und 51 besteht, bildet eine

Latch-Schaltung zur Speicherung des Kennzeichensignals F, das das durch die Operationen gewonnene Resultat angibt. Das UND-Glied 47 wird durch das über einen Inverter 53 empfangene Signal fo gesteuert und blockiert die Rückkopplung des Signals des Inverters 50 auf das NOR-Glied 48 im Zyklus von fo = »l«- Das heißt, die Latch-Schaltung macht einmal den Wert des Signals Fzu »0« bei fo=»l« und speichert danach das durch die Operationen gewonnene Resultat von F₁= F,_t +AOm-Dementsprechend kann, wenn der Zustand des Signals F zur Zeiti„-i, zu der das Signal X, (/=n-l) des höchstwertigen Bits der Daten des Schieberegisters 31 geliefert worden ist, entschieden wird, Kenntnis erhalten werden, ob die Daten des Schieberegisters null geworden sind oder nicht. Die Schaltung der Fig.4 ist so aufgebaut, daß dann, wenn das Kennzeichensignal F zu »0« geworden ist, das Flip-Flop 38 rückgesetzt wird und damit die Impulsausgabe Pq und das Signal Cin zu »0« gemacht werden, um so den Erniedrigungsvorgang für den nächsten Zyklus zu inhibieren.

F i g. 7 zeigt als weiteres Beispiel der Anwendung der seriellen arithmetischen Logikeinheit ein System zur Zählung der Anzahl von innerhalb einer festen Zeit aufgegebenen Impulsen P. Diese Schaltung verwendet eine erste serielle ALU 30a, die ähnlich aufgebaut ist wie die serielle ALU der F i g. 4 und die Erniedrigungsopperation durchführt, sowie eine zweite serielle ALU 306, welche eine Erhöhungsoperation durchführt. Gewünschte Wertedaten D\ werden von außen auf die erste serielle ALU 30a gegeben, und ein Flip-Flop 38 liefert einen Impuls Po mit einer Impulsbreite, die dem gewünschten Wert entspricht. Der Impuls Po schaltet über eine der Impulsbreite entsprechende Zeitdauer ein UND-Glied 61 frei, wodurch ein Ausgangssignal 605 einer Synchronschaltung 60 auf die zweite serielle ALU 306 als Signal Cwgegeben wird.

Die Synchronschaltung 60 dient dazu, unregelmäßig erscheinende zu messende Impulse P in Impulse umzuwandeln, die mit der Operationsstartzeit fo der zweiten seriellen A I.U 306 synchron sind. Die zweite serielle ALU 306 c.höht den inhalt eines Registers 310 nur, wenn das Signal Cmzur Zeit fo »1« ist.

ίο Entsprechend wird mit Ablauf einer bezeichneten Zeitbreite ein Übertragungssignal M auf die zweite serielle ALU 306 gegeben, so daß die Daten des Schieberegisters 316 auf eine Latch-Schaltung 326 übertragen werden und der Inhalt der Latch-Schaltung

r, 326 danach nach außen als Daien D₂ ausgelesen wird, wodurch man dann die Anzahl der erschienenen Impulse Perfahren kann.

Im Falle der Zählung der Breiten der Eingangsimpulse unter Verwendung der seriellen ALU können die zu messenden Impulse als das Signal Cin auf die zweite ALU 306 der Fig. 7 gegeben werden, wobei der Zählvorgang in der Zeitdauer geschieht, in der das Signal Cin »1« ist und die gezählten Daten vom Schieberegister 316 auf das Latch 326 übertragen werden.

Das oben beschriebene Schieberegister mit Latch-Schaltung ist zwar besonders geeignet für die serielle ALU, läßt sich jedoch auch in einem Fall anwenden, bei dem Daten eines eine Anzahl von Bits aufweisenden Schieberegisters teilweise von außen geholt werden, oder umgekehrt ein Teil von aufeinanderfolgend auf das Schieberegister gegebenen Daten durch von außen aufgegebene Daten ersetzt wird.

Hierzu 5 Blatt Zeichnungen

Claims (4)

1. Patentansprüche:

   J, Schieberegister aus einer Anzahl von in Kaskade geschalteten Bitstufen (1), deren jede einen ersten statischen Inverter (ti) und einen zweiten Inverter (13) sowie ein zwischen dem Ausgang des ersten Inverters (11) und dem Eingang des zweiten Inverters (13) liegendes erstes Schaltelement (12) aufweist,dadurch gekennzeichnet,
   daß der zweite Inverter (13) jeder Bitstufe (1) des Schieberegisters ein dynamischer Inverter ist,
   daß zur parallelen Datenübertragung in das und aus dem Schieberegister eine Latch-Schaltung aus einer Anzahl von den einzelnen Bit-Stufen (1) des Schieberegisters zugeordneten Latch-Stufen (2a) vorgesehen ist, deren jede eine geschlossene Schleife mit einem statischen Inverter (14), einem dynamischen Inverter (16) und einem zwischen dem Ausgang des statischen Inverters (14) und dem Eingang des dynamischen Inverters (16) liegenden zweiten Sahaltelement (15) bildet, und
   daß zwischen den Eingängen aer dynamischen Inverter (13,16) der Schieberegister-Bitstufe (1) und der Latch-Stufe (2a) ein drittes Schaltelement (3) liegt
2. 2. Schieberegister nach Anspruch 1, dadurch gekennzeichnet, daß das erste Schaltelement (12) durch eine erste Folge von Impulsen (Φ 2) und das zweite Schaltelement (15) durch eine zweite Folge von Impulsen (Φ4) aufsteuerbar ist, wobei die Impulse der zweiten Folge (Φ 4) gegenüber denen er ersten Folge (Φ2) um einen halbe Periode phasenverschoben sind, und daß das dritte Schaltelement (3) zur Datenübertragung von der Schieberegister-Bitstufe (1) auf die Latch-Stufe (2a^ durch ein mit der ersten Impulsfolge (Φ Jt) synchronisiertes Signal (M) und zur Datenübertragung in der umgekehrten Richtung durch ein mit der zweiten Impulsfolge (Φ4) synchronisiertes Signal (S) aufsteuerbar ist.
3. 3. Schieberegister nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mit jeder Latch-Stufe (2a,} eine Daten-Ein/Ausgabestufe (2tyverbunden \s\ die bei Ansteuerung durch ein Befehlssignal (READ, WRITE) die Daten des statischen Inverters (14) auf eine Datenleitung (102) bzw. in umgekehrter Richtung überträgt
4. 4. Schieberegister nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwischen den Serienausgang und den Serienausgang des Schieberegisters (31) eine Ein-Bit-Logik- und Arithmetikstufe (34), eingeschaltet ist.