DE2756764C3

DE2756764C3 - Einrichtung zur Synchronisation von Prozessor und Speicher in einer elektronischen Datenverarbeitungsanlage

Info

Publication number: DE2756764C3
Application number: DE19772756764
Authority: DE
Inventors: Dieter Dr.-Ing. 7000 Stuttgart Bazlen; Rolf Dipl.-Ing. 7036 Schoenaich Berger; Arnold Dipl.-Ing. 7261 Gechingen Blum; Dietrich Dipl.-Ing. 7030 Boeblingen Bock; Herbert Dipl.-Ing. 7036 Schoenaich Chilinski; Hellmuth Roland 7033 Herrenberg Geng; Klaus Ing.(Grad.) Getzlaff; Johann Hajdu; Stephan Richter
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1977-12-20
Filing date: 1977-12-20
Publication date: 1980-07-03
Also published as: DE2756764B2; DE2756764A1

Description

Die Erfindung betrifft eine Einrichtung zur Synchronisation von Prozessor und Speicher in einer elektronischen Datenverarbeitungsanlage nach dem Oberbegriff des Anspruchs I.

Sie bezieht sich dabei insbesondere auf eine Synchronisationseinrichtung, die zur Synchronisation eines Prozessors mit seinem zugehörigen Steuerspeicher vorgesehen ist.

Der Steuerspeicher eines Prozessors ist derjenige Speicher, der die Instruktionen (Mikroinslruktionen) enthält, die jeweils aus einem Operationscode und Operandenadressen und ggf. der Adresse der folgenden Instruktion bestehen und die urimittetour die Schallkreise des Prozessors steuern. Üblicherweise ist der Steuerspeicher ausschließlich einem Prozessor zugeordnet, so daß nach einer Datenanforderung an den Speicher nach Ablauf seiner Zugriffszeit die Daten für eine Verarbeitung durch den Prozessor zur Verfügung stehen.

Bei Speichern mn immer der gleichen /ugriffszeit lsi die Gültigkeit der .Speicherdaten vom angeschlossenen Prozessor vorausbeMimmbar. so daß die Prozessor-Speicher-Inleraklion von vornherein synchron verläuft. Diese natürliche Synchronität ist aber dann nicht mehr gegeben, wenn die Zugriffszeil des mit dem Prozessor zusammenarbeitenden Speichers kein konstanter Wert mehr ist, wie es beispielsweise bei dynamischen Speichern der Fall ist. die zur Aufrechterhaltung der in ihnen gespeicherten Information zu bestimmten Zeiten eine Wiederauffrischung benötigen oder der Speicher selbst eine hierarchische Struktur aus mehreren Speichern aufweist. li< den letztgenannten Fällen ist die Zusammenarbeit zwischen Speicher und Prozessor asynchron, so daß der Speicher dem Prozessor die Gültigkeit der angeforderten Daten mitteilen muß, um einen ordnungsgemäßen Prozessor-Speicherverkehr zu ermöglichen.

Diese Gültigkeitsanzeige wird üblicherweise über eine zusätzliche Signalleitung, die vom Speicher zum Prozessor führt, dem Prozessor mitgeteilt. Wenn der Prozessor im Zuge der Instruktionsverarbeitung nun

einen Zeitpunkt erreicht hat, in dem er die Speicherdaten benötigt, die Gültigkeitsanzeige der angeforderten Daten von seinem Speicher aber noch nicht vorliegt, dann verhindert er das Fortschalten seines Zykluszählers, wodurch er sich selbst stoppt Erst mit dem Empfang der Gültigkeitsanzeige vom Speicher hebt er die Blockierung des Zykluszählers auf, läuft weiter und übernimmt die nun am Speicher bereitstehenden Daten.

Diese Art der Synchronisation zwischen Prozessor und Speicher ist nicht ohne Nachteile, da mindestens eine weitere Leitung zwischen Speicher und Prozessor vorgesehen werden muß. die insbesondere bei Datenverarbeitungsanlagen mit höchster Integrationsdichte oft nur sehr schwer realisierbar ist.

Da es sich bei derartigen Leitungen auch in einer Regel um Steuerleitungen handelt, die nicht von Prüfoder Überwachungsschaltkreisen beaufsichtigt werden, können Fehler der Signale, die über diese Leitungen übertragen werden, meist erst zu spät erkannt werden, um noch geeignete Fehlerkorrekturmaßnahmen zu ergreifen.

Schließlich ergibt sich insgesamt auch ein 'löherer Aufwand für Datenverarbeitungsanlagen, die mit dieser Art der Synchronisierung arbeiten.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Synchronisiereinrichtung zwischen einem Prozessor und seinem zugehörigen Speicher anzugeben, die insbesondere für die Verwendung in Datenverarbeitungsanlagen mit höchster Integrationsdichte geeignet ist. wobei sich außerdem insgesamt ein geringerer Aufwand bei größerer Störsicherheit ergeben soll.

Gelöst wird diese Aufgabe der Erfindung durch die im Hauptanspruch angegebenen Merkmale.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.

Durch die erfindungsgemäße Lösung wird der Vorteil erzielt, daß durch Leitungseinsparungen und die für diese Leitungen erforderlichen Anschlüsse und deren elektronische Bauelemente ein wirtschaftlicherer und störsicherer Aufbau von elektronischen Datenverarbeitungsanlagen möglich ist, der zudem auch noch für eine Realisierung in höchster Integrationsdichte besonders geeignet ist.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnungen erlü inert. Es zeigt

Fig. 1 ein Blockschaltbild der Synchronisationseinrichtung und Teile der Datenverarbeitungsanlage, soweit ihr Zusammenwirken mit dieser Einrichtung von Bedeutung ist,

F i g. 2 ein Zeitdiagramm zur Veranschaulichung der Arbeitsabläu^;e in der Synchronisationseinrichtung,

Fig. 3 eine Darstellung unterschiedlicher Mikroinstruktionstypen,

F i g. 4 eine PrinzipJarstellung der in der Synchronisa- ^ tionseinrichtung verwendeten Schalter,

Fig. 5 eine Prinzipdarstellung des inneren Aufbaus des verwendeten Operationsregisters und

F i g. 6 eine Prinzipdarstellung des inneren Aufbaus des verwendeten Zykluszählers.

F i g, 1 zeigt als Blockschaltbild eine Einrichtung, die zur Synchronisation eines Prozessors (PU) 10 mit seinem zugeordneten Steuerspeicher (CS) 1 in einer elektronischen Datenverarbeitungsanlage verwendet werden kann. Sowohl der Speicher 1 als auch der Prozessor 10 sind in Fig. ί nur in ihren Wesentlichen Elementen dargestellt, soweit sie für die Interaktion der einzelnen Systemkortiponeriien und deren Erläuterung erforderlich sind.

Der Steuerspeicher 1 besteht, wie F i g. 1 zeigt, irq wesentlichen aus der Speichermatrix (CS-A) 2, einem Steuerspeicher-Puffer (CS-B) 3, einer Steuerspeicher-Steuerung (CS-CONTR)I sowie einem Schalter (SW)5. Hierbei sind die Speichermatrix 2 und der Steuerspeicher-Puffer 3 über Leitungen 6, der Steuerspeicher-Puffer 3 mit dem Schalter 5 über Leitungen 7 und schließlich die Steuerspeicher-Steuerung 4 über eine Leitung 8 mit dem Schalter 5 verbunden.

In Fig. 1 sind der Prozessor 10 und der Steuerspeicher 1 über eine Adressenleitung 13 und eine Datenausgangsleitung 30 miteinander verbunden. Der Prozessor verfügt über ein üblicherweise vorhandenes Steuerspeicher-Adressenregister (CS-AR) 11, das von einem Arbeitsspeicher (LS), der in Fig. 1 allerdings nicht dargestellt ist, geladen wird, wobei es häufig der Fall ist, daß die Makroinstruktion, die interpretativ durch mehrere Mikroinstruktionen ausgeführt werden soll, die Adresse der ersten Mikro'^struktion einer Unterroutine liefert. Bei einem sequentiellen Instruktionsadressenverlauf sorgt dann der + 1 -Modifizierer 12 für die Folgeadressen. Die im Steuerspeicher 11 jeweils befindliche Mikroinstruktionsadresse wird übei die Leitung 13 sowohl zu dem Matrixspeicher 2 als auch zu dem Steuerspeicher-Puffer 3 übertragen. In der hier dargestellten Anordnung wird die Steuerinformation im wesentlichen aus dem Steuerspeicher-Puffer 3 entnommen, der jeweils von der Speichermati ix 2 nachgeladen wird, wenn er die gewünschte Information nicht enthält.

Die Speichermatrix 2, die beispielsweise ein dynamischer Speicher sein soll, der für die Regeneration der in ihm vorhandenen Information sogenannte Regenerations- oder Wiederauffrischungszyklen benötigt, verfügt auch über eine Steuerspeicher-Steuerung 4, die über die Leitung 8 Aufschluß darüber gibt, ob im Augenblick einer Informationsanforderung des Prozessors an den Steuerspeicher dieser in der Lage ist, gültige Daten abzugeben. Dieses wäre beispielsweise dann nicht der Fall, wenn der Speicher gerade mit einem solchen Regeⁿerationsvorgang beschäftigt ist. Würde nun zwischen dem Prozessor 10 und seinem Steuerspeicher 1 ein starrer Synchronismus bestehen, dann wurden diese beiden Komponenten einer elektronischen Daten Verarbeitungsanlage außer Tritt gelangen, da der Steuerspeicher 1 die unbedingt benötigte Information zu diesem starren Zeitpunkt seinem Prozessor 10 nicht übergeben kann.

Dieses über die Leitung 8 übertragene Steuersignal gelangt zu einem Schalter 5, der in seiner allgemeinsten Form in F i g. 4 darges.'ellt ist. Dieser Schalter empfängt auf seiner linken Seite acht Datenbits DO bis Dl vom Steuerspeicher-Puffer 3 über die Leitung 7. Auf der rec.iten Seite überträgt dieser Schalter, wenn er durchgeschaltet ist, diese Datenbytes über d-e Leituiig 30 zum Operationsregister 31. Das Datenverfügbarkeitssignal, das als Steuersignal über die Lei'ung 8 zur Schaltersteuerung (SW-CTL) 42 gelangt, betätigt diese Schaltersteuerung 4P über ihre Wirkverbindung 41 die acht individuellen Schalter 40a bis 40Λ, die als Umschaltekontakte dargestellt sind, derart, daß sie ihre untere Kontaktlage einnehmen, in der sie dirt Datenbitleitungen 7 mit 30 Verbinden.

Wenn der Steuerspeicher zur Abgabe von Daten nicht bereit ist, dann stellt auch die Steuerspeicher-Steuerung 4 dieses Steuersignal auf der Leitung 8 so ein, daß die Schaltersteuerung 42 die Kontakte 40a bis 40Λ in ihre Ruhelage umschaltet, in der sie ErdDotential an die

Datcnbitleitungcn der Leitung 30 anlegen, was einer binären Null entsprechen möge. Diese acht Datenbits D0 bis D 7 entsprechen zwei Bytes a vier Bits. So möge beispielsweise das Byte Bl aus den Datenbits DO bis D3 und das Datenbit B 2 aus den Bits D4 bis Dl bestehen.

Wenn die beiden Bytes Bt und Ö2 binär Null sind, d.h., wenn die Datenbits DO bis Di Null sind, dann entspricht diese Bitkonfiguration dem Operationscode einer Makroinstruktion, die mit NOP bezeichnet und die kürzeste Mikroinstruktion ist, deren Zyklus Ci nur eine Periode des Zeittaktes A umfaßt, wie beispielsweise in Fig.2 in den Instruktionszyklen C3 bis C6 gezeigt ist. Diese kürzeste Mikroinstruktion wird vom Prozessor so lange ausgeführt, wie der Stcuerspeicher nicht in der Lage ist, seinem Prozessor die gewünschte Information zu geben. Da es sich bei der NOP-Mikroinstruktion um die kürzest mögliche Instruktion handelt, die nur eine Taktzeit benötigt, kann die Wartezeit des Prozessors inkremental mit dem feinsten möglichen Zeitraster an die Zeitspanne angepaßt werden, die der Steuerspeicher infolge von Informations-Regenerationsarbeiten oder für die Nachladung des nachgeschalteten Pufferspeichers 3 benötigt.

Eine wesentliche Voraussetzung für das erfolgreiche Funktionieren der Synchronisationseinrichtung ist die besondere Betriebsweise des Zykluszählers 32, die eine Anpassung dieses Zykluszählers an Mikroinstruktionstypen unterschiedlichster Länge gestattet.

In Fig.3 sind vier Typen μ I bis μ IV als Beispiel dargestellt. Weitere Mikroinstruktionstypen anderer Zykluslängen sind üblich oder möglich. Die Mikroinstruktion des Typs μ I besteht aus η + 1 Zyklen, die mit TO bis Tn bezeichnet sind. Der Typ // II benötigt fünf Zyklen TQ. Ti. T2, Tn - 1, Γη; der Typ //.III benötigt drei Zyklen zu seiner Ausführung, nämlich die Zyklen TO. Tn — 1 und Tn. Der Mikroinstruktionstyp μ IV schließlich benötigt nur den Zyklus T_n: dieser Typ // IV entspricht der NOP-Mikroinstruktion.

Am Beispiel der Mikroinstruktion des Typs μ III ist zu sehen, daß der Zykluszähler für die Erzeugung der drei Zyklen TO, Tn — 1 und Tn von seiner ersten Zahisteiiung aul aie vorletzte una dann au! die letzte eingestellt wird.

Da die Information über die Mikroinstruktionstypen aus deren Operationscode hervorgeht, wird im allgemeinen der Operationscode dazu benutzt, diese besondere Betriebsweise des Zykluszählers 32 zu steuern. Diese Steuerung ist. da sie nicht Gegenstand der vorliegenden Erfindung ist. nicht im einzelnen dargestellt, da es für die Beschreibung genügt zu wissen, daß von η + 1 Zykluszeiten, die eine Mikroinstruktion für ihre Ausführung benötigt, die letzten beiden Zyklen stets die Zyklen Tn — I und Tn sind. Die Ausnahme bildet lediglich die NOP-Mikroinstruktion, die nur aus dem letzten Zyklus Tn besteht. Dieser Sachverhalt geht im einzelnen auch aus dem Impulsdiagramm in Fig. 2 hervor.

Das in Fig. 1 dargestellte Operationsregister 31 besteht aus einem Schalter 14. der die den Operationscode einer Mikroinstruktion darstellenden Datenbits DO bis Dl nur zu solchen Zeitpunkten zu dem Haupl-Operationsregister (OP-REC) 15 überträgt, die durch ein Steuersignal auf der Leitung 27 bestimmt sind. Dieses Steuersignal ist auch in F i g. 2 dargestellt, und zwar in der siebten Zeiie von oben. Diese Zeitpunkte sind durch das Ausgangssignal des UND-Tores 22 bestimmt, an dessen einem Eingang das Taktsignal A und an dessen anderem Hingang das Ausgartgsstgnal des ODER-Tores 21 anliegt. Neben dem Zeittakt A erfüllt entweder das Ausgangssignal des UND-Tcres 19 oder das Signal der Stufe Tn - I des Zykiuszähiers 32 die Koinzidenzbedingung für das UND-Tor 22. Dieses heißt, daß das Haupt-Operalionsregister 15 den neuen Operationscode nur empfangen kann, wenn ein Impuls des Zeiltäktsigfials A und ein Ausgangssignal des ODER-Tores 21 vorliegt.

to Das ODER-Tor 21 liefert ein Ausgangssignal, wenn, wie bereits erwähnt wurde, der Zykluszähler 32 seine Stufe Tn — 1 durchläuft, oder aber wenn am Ausgang 00 des Operationsdecodierers (OPDEC) 18 ein der binären Eins entsprechendes Signal anliegt, seiches

is besagt, daß der gerade vom Operationsdecodierer 18 decodierte Operationscode zu einer NOP-Mikroinstruktion gehört. Für die Bildung des Ausgangssignals des UND-Tores 19 ist auch erforderlich, daß der Zykluszähler 32 gerade seine Stufe Tn durchläuft oder dort stillgesetzt ist. Dieses sind also die Bedingungen, zu denen ein neuer Operationscode über die Leitung 30 vom Steuerspeicher-Puffer 3 in das Haupt-Operationsregister 15 übernommen wird.
Es sei zunächst der Normalfall betrachtet, der dann vorliegen möge, wenn zum betrachteten Zeitpunkt keine NOP-Mikroinstriiktion decodiert wird. In diesem Falle wird immer zur Taktzeit A und wenn sich der Zyklusz^hler 32 in seiner vorletzten Position Tn — 1 befindet, die angibt, daß gerade der Zyklus Tn — 1 vorliegt, das Haupt-Operationsregister 15 neu geladen. Ein Vergleich der zweiten Zeile mit der sechsten Zeile von oben in Fig. 2 zeigt, daß der Zykluszähler 32 stets durch einen Impuls des 0-Taktes weitcrgeschallet wird. Dieses geht auch aus der Darstellung des Zykluszählers 32 in den F i g. 1 und 6 hervor. Im Normalfall wird also das Operationsregister 31 zu dem zuvor erläuterten Zeitpunkt mit dem jeweils neuen Operationscode geladen. Wenn es sich nicht um NOP-Mikroinstruktionen handelt, dann werden die anliegenden Mikroinstruktionen, wie zu den Instruktionszyklen CX und Γ2 in Fig. 2 gezeigt ist, mit der ihnen entsprechenden Anzahl von Zyklen Γ0 bis Tn — 1 ausgeführt.

In I-ig. 2 ist der dritten Zeile von unten das Datenverfügbarkeitssignal, so wie es über die Leitung 8 übertragen wird, dargestellt. Wie aus dem gewählten Beispiel hervorgeht, ist der Steuerspeicher 1 bis zum Beginn der zweiten Hälfte des Instruktionszyklus C2 in der Lage, seinem Prozessor 10 die gewünschten Daten zu liefern. Danach benötigt er eine Regenerationspause.

die fast bis zum Ende des Instruktionszyklus C5 reicht. Während dieser Zeit muß der Synchronismus zwi .'hen Steuerspeicher und Prozessor aufrechterhalten werden. Es werden hierzu nach Abschluß der Bearbeitung der laufenden Mikroinstruktion, die mit Ende des Instruktionszyklus C2 beendet ist, in den Instniktionszyklen C3 bis C6 NOP-Mikroinstruktionen ausgeführt, die, wie bereits erwähnt wurde, nur einen Zyklus benötigen.

Durch das Abschalten des (Datenverfügbarkeits-)

Steuersignals auf der Leitung 8, legt der Schalter 5 über die Leitung 30 lauter binäre Nullen an den Eingang des Operationsregisters 31, die im Instruktionszyklus C2 zur Taktzeit A vom Haupt-Operalionsregister 15 übernommen werden. Der diesem Register vorgeschaltete Schalter 14 wird zu diesem Zweck durch ein Steuersignal auf der Leitung 27 geöffnet, das in F i g. 2 in der siebten Zeile von oben dargestellt ist. Mit dem darauffolgenden Impuls des B-Taktes wird diese Bitkonfiguration (die ja dem NOP-Operalionscode

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entspricht) Vom Schalter 16 in das Hilfs-Opcrationsregistcr (OP-REG-A) 17 übertragen, an dessen Ausgang sie dann dem nachgeschalteten Opcrationsdecodierer 18 zur Verfügung stehen. Dieser erkennt den Opcratioiiscode der NOP-Mikroinstfuktion und legt eine binäre Eins an seinen Ausgang 00 an. Zur nächsten Zykluszeit Tn wird daher das UND-Tor 19 leitend, so daß mit dem nächslfcri Impuls des Λ-Taktes im Instruktionszyklus C2 Von dem UND-Tor 22 ein Steuersignal auf der Leitung 27 erzeugt werden kann, wodurch der gleiche Operationscode, d.T immer noch an der Leitung 30 anliegt, erneut vom Operationsregister 31 übernommen werden kann.

Gleich/eilig mil der Erzeugung eines Ausgangssignals des UND-Tores 19 wird über den Negator 20 das bis dahin leitende UND-Tor 28 gesperrt. Wie F i g. 2 in der dritten Zeile von oben zeigt, liegt an der Leitung ADV über die ganze Zeitdauer der Instruktionszyklen ei bis c 7 ein der binaren Uins entsprechendes Signal an dem UND-Tor 28 an. Dieses Signal kann für weitere. hier nicht interessierende Aufgaben verwendet werden, um die Fortschaltung des Zykluszählers 32 zu unterbinden.

Da das nun gesperrte UND-Tor 28 an seinem Ausgang ein der binären Null entsprechendes Signal abgibt, wird das UND-Tor 23 gesperrt, so daß die Impulse des 4-Taktes nicht mehr zum Zykluszähler 32 gelangen können, so daß dieser auf der Zykluszeit Tn stehen bleibt. Die Koinzidenzbedingung für das UND-Tor 19 wird so lange aufrechterhalten, bis erstmals mit einem neuen Impuls des /VTaktes über die Leitung 30 ein Operalionscode in das Operationsregister 31 übertragen wird, der nicht mehr einer NOP-Mikroinstruktion entspricht. In einem solchen Falle .vird nämlich der Ausgang 00 des Operationsdccodierers 18 von binär Eins auf binär Null umgeschaltet.

Wie F i g. 2 zeigt, wird mit dem Steuer impuls auf der Leitung 27, der in den Instruktionszyklus C"6 fällt, das Operationsregistcr 31 mit einem Operationscode geladen, der von den beiden Bytes 0 und 7 gebildet wird (vgl. in F i p. 2 Zeilen 7 bis 10 von oben).

30

35

Λ ti·. ,1,T riotr-1/ΊΛίιΐΓ»,« /tt

7*iilon Λ

Ί ict möglichen Impiilsabstand. der dem Absland der Impulse des /I-Taktes entspricht, erzeugt werden, wenn NOP-Mikroinsti'uktionen decodiert werden, in den Zeilen 8. 9 und 10 ist ferner die Übernuhnic und Weitergabc des Oper ationscoclcs von dem Haupt-Opcrationsrcgister 15 zum Ililfs-Openitionsrcgislcr 17 sowie die Zeitpunkte der jeweiligen Dceodicmngen dargestellt. Die beiden letzten Zeilen in Fig.2 zeigen außerdem den Verlauf des Ausgangssign.ilc.s des UND-Tores 19 sowie des Negators 20.

Schließlich ist in den /.eilen 5 und h in Fig. 2 das Durchlaufen bzw. Stillsetzen des Zykluszählcrs /u erkennen, wobei dieser Zykluszähler aus einem Ilaupizykluszähler (CYCCTR) 24 und einem UilfsZy kluszählcr (CYC-CTR Λ) 26 besteht, wobei die Zyklusinformation aus dem Hiiuptzykluszählcr 24 mit Hilfe der Impulse des ßTaktes in den Ililfs-Zykluszählcr 26 überiragen wird.

Während in Fig. I sowohl das Operalionsregistcr 31 als auch der Zykluszähler 32 nur im Prinzip und ihrer logischen Funktion nach dargestellt sind, zeigen die Fig. 5 und 6 das Operationsregister 31 bzw. den Zykluszähler 32 in größerem Detail.

In Fig. 5 ist zu sehen, daß die Datenbits DO bis Dl. die den jeweiligen Operationscode einer Mikroinstruktion bilden, über die Leitung 30 in eine Kette von Master-Flipflops 50;) bis 5OA übernommen werden, wenn über die Steuerleitung 27 der entsprechende Steuerimpuls, das Ausgangssignal des UND-Tores 22, empfangen wird. Diese Master-Flipflop-Kette 50,7 bis 50Λ entspricht in Fig. I dem Haupt-Opcrationsrcgistcr 15.

Diese Information wird von dem nächst nachfolgenden Impuls des ß-Taktcs in eine Kette von Hilfs-Flipflops 51,7 bis 51Λ übertragen, welche das Hilfs-Operationsregistcr 17 bilden.

Dieser Anordnung sehr ähnlich ist der in Fig. 6 dargestellte Zykluszähler 32. Der Haupt-Zykluszähler 24 wird durch die erste Kette von Master-Flipflops 6O.7 bis 60/; gebildet. Die Information, eine binäre Eins, wird jeweils über eine Kette von MiITs- Flipflops 61,7 bis 6I/1.

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zu erkennen, daß die Erzeugung der Fortschaltinipulse auf der Leitung 29 für den Zykluszähler 32 durch das Ausgangssignal des UND-Tores 19 unterbunden wird. das in der zweitletzten Zeile in Fig. 2 dargestellt ist. Außerdem ist zu erkennen, daß die Steuersignale auf der Leitung 27. die die Übernahme neuer Operationscodes in das Operationsregister 31 steuern, mit dem kürzest Stelle weitergeschoben. Hierzu dienen die Steuersignale auf der Leitung 29. die die Übernahme der Information in einen der Master-Flipflops steuern. Der unmittelbar nachfolgende Impuls des ß-Taktcs überträgt die Information des gerade zuvor gesetzten Mastcr-Flipflops in seinen Hilfs-Flipflop.

Hierzu 2 Blatt Zeichi.ungen

Claims

Patentansprüche:

1. Einrichtung zur Synchronisation von Prozessor und Speicher in einer elektrischen Datenverarbeitungsanlage, bei der der Speicher zeitweilig vom Prozessor angeforderte Daten nicht zur Verfügung stellen kann, gekennzeichnet durch eine Einrichtung {5 und 19 bis 23; Fig. 1), die für die Dauer der NichtVerfügbarkeit des Speichers (1) an dessen Ausgang (30) zum Operationsregister (31) des Prozessors (10) eine einer bestimmten Mikroinstruktion (z. B. NOP) entsprechende Codekombination (z. B. 0000/0000) anlegt, wodurch der Operationsdecodierer (18) ein entsprechendes Ausgangssignal (ζ. B. binär Eins am Ausgang 00) erzeugt, das den Befehlszykluszähler (32) anhält und das Operationsregister (31) beim Eintreffen des nächsten Taktimpulses des Systemtaktes (A) mit dem nächsten, an seinem Eingang anliegenden Operationscode lädt, so daß durch Fortsetzung dieses Arbeitsspiels während der Nichtverfügbarkeit Speicher und Prozessor synchronisiert bleiben.

2. Einrichtung nach Anspruch I, dadurch gekennzeichnet, daß die Einrichtung (5 und 19 bis 32) einen Schalter (5) enthält, der /wischen den Speicherausgang und den Operationsregistercingang geschaltet und durch ein Signal der Speichersteuerung (4) über eine Sleuerleitung (8) für die Dauer der Nichtverfügbarkeit des Speichers so eingestellt wird, daß er an dem Eingang des Operationsregisters (31) eine dem Operationscode (0000/0000) einer besonderen Mikroinsiruktior. (NOP) entsprechende Bitkombination anlegt.

3. Einrichtung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, aaß ^;:r Ausgang (00; F'ig. 1) des Operationsdecodicrers (18), der einer besonderen Mikroinstruktion (NOP) zugeordnet ist. mil einem Eingang eines ersten UND-Tores (19) der Einrichtung (5 und 19 bis 23) verbunden ist. dessen anderer Eingang mit der letzten Stufe (Tn) des Zykluszählers (32) verbunden ist. so daß dieses UND-Tor ein Ausgangssignal erzeugt, wenn der Zykluszahler beim Durchlaufen seine letzte Stufe erreicht hat und außerdem der Operationsdecodie rer das Vorliegen der bestimmten Mikroinstruktion im Operationsregistcr(31) erkannt hat.

4. Einrichtung nach Anspruch 3. dadurch gekennzeichnet, daß in der Einrichiung (5 und 19 bis 23) der Ausgang des ersten UND-Tores (19) über einen Negator (20) mit einem Eingang eines zweiten UND-Tores (23) verbunden ist. dessen anderer Eingang mit dem Systemtakt ^^beaufschlagt wird, so daß. wenn das erste UND-Tor (19) ein Ausgangssignal erzeugt, das zweite UND-Tor (23) gesperrt wird, wodurch die Fortschaltung des Zykluszählers durch Impulse des .Systemtaktes unterbunden wird.

5. Einrichtung nach Anspruch 3 und 4, dadurch gekennzeichnet, daß in der Einrichtung (5 und 19 bis 23) der Ausgang des ersten UND-Tores (19) mit einem Eingang eines ODERTores (21) verbunden ist, dessen zweiter Eingang mit dem Ausgang der Vorletzten Stufe (Tn- 1) des Zykluszählers (32) verbunden ist, so daß dieses ODER-Tor ein Ausgangssignal erzeugt, wenn entweder das erste UND'Tor (19) durchgeschaltel oder der Zykluszäh* ler auf seine vorletzte Stufe eingestellt ist.

6. Einrichiung nach den Ansprüchen 3 bis 5,

dadurch gekennzeichnet, daß in der Einrichtung (5 und 19 bis 23) ein drittes UND-Tor (22; Fig. 1) vorgesehen ist, dessen einer Eingang mit dem Ausgang des ODER-Tores (21) und dessen zweiter Eingang mit dem Systemtakt (A) verbunden ist, wobei sein Ausgang (27) eine Eingangsschaltung (14) des Operationsregisters (31) zur Übernahme eines neuen Operationscodes steuert

7. Einrichtung nach den Ansprüchen 3 bis 6, dadurch gekennzeichnet, daß über die Eingangsschaltung (14; Fig. 1) des Operationsregisters (31) und das dritte UND-Tor (22) der Einrichtung (5 und 19 bis 23) das Operationsregister einen neuen Operationscode aufnimmt, wenn zur Zeit eines Impulses des Systemtaktes sich im Operationsregister ein der bestimmten Mikroinstruktion (NOP) entsprechender Operationscode (0000/0000) befindet und der Zykluszähler (32) auf seine letzte Stufe (Tn) eingestellt ist, oder wenn bei Abwesenheit eines der besonderen Mikroinstruktion entsprechenden Operationscodes im Operationsregister der Zykluszahier auf seine vorletzte Stufe (Tn — I) eingestellt ist.