DE2855673C2 - - Google Patents
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- DE2855673C2 DE2855673C2 DE2855673A DE2855673A DE2855673C2 DE 2855673 C2 DE2855673 C2 DE 2855673C2 DE 2855673 A DE2855673 A DE 2855673A DE 2855673 A DE2855673 A DE 2855673A DE 2855673 C2 DE2855673 C2 DE 2855673C2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/287—Multiplexed DMA
Description
Die vorliegende Erfindung betrifft eine Datenverarbeitungsanlage
der im Oberbegriff des Anspruchs 1 angegebenen Art.
Bei einer derartigen, beispielsweise aus der US-PS 40 53 950
bekannten Datenverarbeitungsanlage wird der direkte Speicherzugriff
dadurch ermöglicht, daß die Steuereinrichtung
für die periphere Einheit einen Speicherzyklus des Zentralprozessors
unterbricht, wobei für den Zeitraum dieser Unterbrechung
auch die Adressieroperationen des Prozessors unterbrochen
sind. Nachteilig ist dabei vor allem, daß hierdurch
die Ausführung des aktuellen Programms verzögert wird.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine
eingangs genannte Datenverarbeitungsanlage zu schaffen, die
einen direkten Speicherzugriff gewährleistet, ohne das aktuell
ablaufende Programm zu verzögern.
Gelöst wird diese Aufgabe mit den kennzeichnenden Merkmalen
des Anspruchs 1.
Durch die erfindungsgemäßen Maßnahmen wird erreicht, daß die
Steuereinrichtung für die periphere Einheit und der Zentralprozessor
gleichzeitig direkt auf den Speicher zugreifen
können, so daß das laufende Programm durch den Zugriff der
Steuereinrichtung nicht verzögert wird.
Im einzelnen wird dabei eine von der Steuereinrichtung ausgehende
Anforderung derart verzögert, daß der Beginn ihres
Zugriffszyklus mit dem Beginn eines Zugriffszyklus synchronisiert
wird, der vom Zentralprozessor angefordert und auf
den ersten erfindungsgemäß vorgesehenen Speicherbereich
adressiert wurde. Eine vom Zentralprozessor ausgehende, auf
den erfindungsgemäß vorgesehenen zweiten Speicherbereich
adressierte Anforderung auf Zugriff wird dabei erst dann
ausgeführt, wenn sämtliche möglichen, ablaufenden Zugriffsvorgänge
durch die Steuereinrichtung beendet sind.
Ein weiterer Vorteil der erfindungsgemäßen Datenverarbeitungsanlage
besteht darin, daß die Speicherzugriffe schneller
ablaufen als beim Stand der Technik, da bei den Speicherzugriffen
keine Unterbrechungszeiten auftreten.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben.
Ein Ausführungsbeispiel der erfindungsgemäßen Anordnung
ist in der Zeichnung dargestellt und wird nachstehend
im einzelnen beschrieben. Es zeigen:
Fig. 1 das allgemeine Logikdiagramm der erfindungsgemäßen
Datenverarbeitungsanlage;
Fig. 2 ein Flußdiagramm der Folge der verschiedenen
Operationen der Datenverarbeitungsanlage von Fig. 1;
Fig. 3 den Aufbau von einigen der in der Datenverarbeitungsanlage von Fig. 1 enthaltenen
Schaltungen;
Fig. 4 (die Fig. 4a, 4b und 4c umfaßt) die erfindungsgemäße
Unterteilung des Speichers in zwei Bereiche;
Fig. 5 die Schalttätigkeit der Schaltung 9;
Fig. 6 und 7 den Aufbau von weiteren Schaltungen
in Fig. 1 und
Fig. 8 das Takten der hauptsächlichen, die
Logikschaltungen betreffenden Signale.
Die in Fig. 1 dargestellte Datenverarbeitungsanlage besteht aus einem nachstehend kurz
"CPU" genannten Zentralprozessor 1, einem ersten nachstehend
"Privatspeicher" genannten Speicherbereich 2 mit
ausschließlichem Zugriff durch den Zentralprozessor, einem
zweiten nachstehend "DMA-Speicher" genannten Speicherbereich
3 mit gemeinsamen Zugriff, drei nachstehend "Tri-State-Schaltungen"
genannten Dreizustandslogikschaltungen 4, 5 und
6, die sich in Übereinstimmung mit dem logischen Pegel des
Befehlssignals wie kurzgeschlossene Schaltungen oder wie offene
Schaltungen für die Kommunikationskanäle verhalten, in die
sie geschaltet sind, und daher wie tatsächliche Schalter
für die Kanäle wirken, einer nachstehend "Speicher-Flipflop"
("LATCH") genannten Speichereinrichtung 7, die von einem
logischen Signal freigegeben wird, um Eingabedaten zu
empfangen, die ständig am Ausgang vorliegen, bis ein neues
Freigabesignal ankommt, zwei Schaltungen 8 und 9 zum
Signalisieren der Art und der Gültigkeit des Adressierens,
einem Adressenkanal, der aus einem ersten "BC" genannten
Teil 11 und aus einem zweiten "BT" genannten Teil 12 besteht,
einem "MT" genannten Zwei-Richtungs-Kanal 13 für die Datenkommunikation
aus dem oder für den Speicher, wobei der Kanal
mit zwei "ME" bzw. "ECD" genannten Ein-Richtungs-Kanälen 24
und 25 verbunden ist, einem Block 10, der eine Vielzahl von
"GOPs" genannten Steuereinrichtungen der peripheren Einheit
anzeigt, zwei Schaltungen 14 und 20, die die Zugriffszyklen
auf den DMA-Speicher 3 der CPU 1 bzw. den GOPs 10
zuteilen können, einer Logikschaltung 15, die "Beginn-des-Zyklus"-Taktsignale
erzeugen kann, einer "CPU-Logikschalter"
genannten Logikschaltung 16, die wahlweise die Verbindungen
der Kanäle ME, BCD und BC mit den Kanälen BT und MT freigeben
kann, welche den DMA-Speicher 3 betreffen, zwei Logiktoren
17 und 18, einer Logikschaltung 19, die "Ende-des-Zyklus"-Taktsignals
erzeugen kann, und einer Schwingungs- und Synchronisierungsschaltung
21.
Es sei darauf hingewiesen, daß in Fig. 1, 3, 4, 5, 6 und 8
sämtliche Signale, deren Bezeichnung auf einen Vokal enden,
auf einem hohen logischen Pegel tätig sein sollen, während
die Signale, deren Bezeichnungen auf den Buchstaben "N"
enden, auf einem niedrigen Pegel tätig sind.
Die Operation der Datenverarbeitungsanlage von Fig. 1 läuft wie
folgt ab:
Wenn die CPU eine Anforderung auf Zugriff auf den Speicher
stellt, sendet sie das Signal WBCO aus. Dieser Zugriff durch
den Zentralprozessor kann den Privatspeicher 2 betreffen,
in diesem Fall wird er kurz "ALFA-Zugriff" genannt, oder
er kann sich auf den DMA-Speicher 3 beziehen; in diesem Fall
wird er "BETA-Zugriff" genannt. Wenn die CPU 1 einen ALFA-Zugriff
anfordert, bewirkt sie diesen immer sofort, ohne daß
Freigabebetätigkeiten seitens der Logikschaltungen notwendig
sind; ein BETA-Zugriff durch die CPU macht andererseits die
Ausführung von geeigneten Freigabe- oder Blockierungsoperationen
an den Tri-State-Schaltungen 4, 5 und 6 sowie
an dem Speicher-Flipflop 7 erforderlich. Die Logikschaltung
14 sorgt für die Handhabung eines BETA-Zugriffs. An den
Eingängen der Schaltung 14 sind die folgenden Signale vorhanden:
- - WBCO zeigt eine allgemeine Anforderung auf Zugriff (Schreiben oder Lesen) durch die CPU 1 an;
- - EXMI spezifiziert, ob die Anforderung auf Zugriff zur BETA-Art gehört;
- - PRQO zeigt an, daß der DMA-Speicher zum gegenwärtigen Zeitpunkt durch die GOPs 10 belegt ist, und
- - REQSO zeigt an, ob eine von den GOPs 10 ausgehende Anforderung vorhanden ist.
An den Ausgängen zeigt:
- - PRWBO die Zuteilung des Zugriffszyklus auf den DMA-Speicher 3 an die CPU 1 und
- - STUCN das Vorhandensein einer Anforderung auf Zugriff auf den DMA-Speicher 3 durch die CPU 1 an.
Wenn die vier Ausgangssignale WBCO, EXMI, PRQO und REQSO
anzeigen, daß eine Anforderung auf Zugriff auf den DMA-Speicher
3 durch die CPU 1 vorhanden ist und dieser
Speicher keine Zugriffe durch die GOPs 10 aufweist,
aktiviert die Schaltung 14 die Ausgangssignale PRWBO
und STUCN.
Die Funktion des Signals STUCN besteht hauptsächlich
darin, die Taktgeberschaltung 15 zum Erzeugen der Taktsignale
PEOO und CKOO-40 freizugeben.
Das Signal PRWBO hat drei Funktionen. Die erste besteht
im Erzeugen des Signals STARO zum Freigeben des DMA-Speichers;
das Signal STARO wird durch das ODER-Tor 18
erzeugt, das als Eingabe die Ausgabe des UND-Tors 17
und das Signal PRCO empfängt; das UND-Tor 17 empfängt
die Signale CKOO und PRWBO als Eingabe. Die zweite
Funktion des Signals PRWBO besteht im Freigeben des Tri-State-Schaltung
5. Auf diese Weise wird der Kanal BT 12
mit dem Kanal BC 11 verbunden, und die CPU 1 kann den
DMA-Speicher 3 adressieren. Die dritte Funktion besteht
im Befehligen der Logikschaltung 16. Die Logikschaltung 16
organisiert die Übertragung der Daten in beiden Richtungen
zwischen der CPU 1 und dem DMA-Speicher 3.
Zusätzlich zu dem Signal PRWBO, auf das soeben Bezug
genommen wurde, empfängt die Schaltung 16 die folgenden
Signale als Eingabe:
- - REUCO spezifiziert, ob der von der CPU 1 ausgehende Zugriff dem Lesen oder dem Schreiben im Speicher dient;
- - REDI zeigt an, daß die im DMA-Speicher 3 gelesenen Daten auf dem Kanal MT 13 bereit sind, und
- - READN zeigt das Ende eines Zugriffszyklus auf den DMA-Speicher 3 an.
Die Ausgabe wird von den Signalen METSA, STROBN und METSN
gebildet, die die Tri-State-Schaltung 6, das Speicher-Flipflop
7 bzw. die Tri-State-Schaltung 4 freigeben.
Während einer Schreiboperation der CPU 1 im DMA-Speicher 3
bleibt die Tri-State-Schaltung 4 ständig freigegeben. Während
einer Leseoperation bleibt die Tri-State-Schaltung 6 ständig
freigegeben, während das Speicher-Flipflop 7 immer dann
freigegeben wird, wenn die Daten im DMA-Speicher 3 zum Auslesen
bereit sind.
Wenn der Zugriffszyklus beendet ist, erzeugt der DMA-Speicher
3 das "Ende-des-Zugriffs"-Signal READN. Das "Ende-des-Zugriffs"-Signal
READN gibt die Logikschaltung 19 zum Erzeugen der
aufeinanderfolgenden "Ende-des-Zyklus"-Taktsignals MEOCO-4
und der Signale MEOCN und DONEN frei. Die Signale MEOCN und
DONEN zeigen das Ende des Zugriffszyklus auf die CPU 1 bzw.
die GOPs 10 an.
Bisher wurde der Zugriff durch die CPU 1 auf den DMA-Speicher
3 behandelt. Es soll aber insbesondere herausgestellt
werden, wie dieser Zugriff immer möglich ist, wenn
Anforderungen auf Zugriff durch die GOPs 10 nicht vorliegen,
weil Anforderungen der GOPs 10 Vorrang vor den von der CPU 1
gestellten Anforderungen haben.
Es sei angenommen, daß eine oder mehrere GOPs 10 gleichzeitig
eine Anforderung auf Zugriff auf den DMA-Speicher 3
stellen.
Das logische ODER dieser Anforderungen auf Zugriff wird als
Eingabe mittels des Signals REQOO auf die Logikschaltung 20
geschickt. Die weiteren Eingaben der Logikschaltung 20 werden
durch die folgenden Signale gebildet:
- - CKOO-40 und MEOCO-4 sind geeignete "Beginn-des-Zyklus"- und "Ende-des-Zyklus"-Taktsignale, die die logischen Operationen der Schaltung bedingen können, und
- - DORIN ist ein Signal, das den Beginn eines ALFA-Zugriffs durch die CPU 1 auf den Privatspeicher 2 anzeigt.
Die Ausgabe wird von den folgenden Signalen gebildet:
- - REQSO zeigt an, daß die GOPs 10 eine Anforderung gestellt haben;
- - PRQO zeigt an, daß der Zugriffszyklus der von einer der GOPs 10 gestellten Anforderung zugeteilt worden ist;
- - PRCO entspricht dem mit Taktsignalen synchronisierten Signal PRQO und hat hauptsächlich die Funktion, den DMA-Speicher 3 über das logische ODER-Tor 18 freizugeben, und
- - ACKOA ist das Signal, das die GOPs 10 zum Adressieren des DMA-Speichers 3 im Falle der Annahme der Anforderung freigibt.
Die Funktion der Schaltung 20 besteht im Synchronsieren des
Zugriffs auf den DMA-Speicher 3 durch die GOPs 10 mit einem
ALFA-Zugriff auf den Privatspeicher 2 durch die CPU 1. Diese
Schaltung verzögert den Beginn des Zyklus des Zugriffs durch
die GOPs 10 auf geeignete Weise derart, daß sich die beiden
Zyklen überlagern.
Ein weiteres Merkmal der Schaltung 20 besteht darin, daß
sie nur die erste Anforderung REQOO mit dem Beginn eines
Zugriffs der ALFA-Art synchronisiert, während die folgenden
Anforderungen sofort angenommen werden, so daß ihnen unverzüglich
und in Reihenfolge nachgekommen wird. In den meisten
Fällen besteht ein Zugriff auf den Speicher 3 durch die GOPs
10 deshalb aus einer Gruppe von mehreren sequentiellen Zugriffen.
Die Logikschaltung 21 enthält einen Quarzoszillator, der das
Synchronisierungssignal OSCI erzeugt. Das Signal OSCI wird von
den vorstehend beschriebenen Logikschaltungen 14, 16 und 19
verwendet. Außerdem erzeugt die Logikschaltung 21 das Signal
DORIN immer dann, wenn das Signal ALFAO den Beginn eines
Zugriffs auf den Privatspeicher 2 anzeigt. Die Schaltungen
8 und 9 und diejenigen Signale in Fig. 1, die noch nicht
beschrieben wurden, werden im Verlauf der nachfolgenden ausführlichen
Untersuchung erläutert.
Es wird nunmehr eine kurze Operationssynthese mit Bezug auf
das Flußdiagramm in Fig. 2 gegeben. Wenn keine aus den GOPs
10 kommende Anforderung vorliegt, folgt einer möglichen
Anforderung der BETA-Art durch die CPU 1 der Zugriff auf den
DMA-Speicher 3 (Blöcke 30, 36, 35). Andererseits wird, wenn
eine Anforderung durch die GOPs 10 erfolgt (Block 30), diese
Anforderung verzögert, bis die CPU 1 einen möglichen Zugriff
der BETA-Art auf den DMA-Speicher 3 beendet (Block 31). An
dieser Stelle kann sich die GOP 10 einen Zugriff auf den
DMA-Speicher 3 synchron mit einem Zugriff des CPU 1 auf den
Privatspeicher 2 verschaffen (Blöcke 32 und 33).
Der von einer GOP 10 angeforderte Zugriff hat Vorrang vor
einem von der CPU 1 angeforderten BETA-Zugriff; daher kann
die CPU 1, wenn sie am Ende des Zugriffs auf den Privatspeicher
2 feststellt, daß der DMA-Speicher 3 bereits frei
von jeglichen Zugriffen durch die GOPs 10 ist, sofort Besitz
davon ergreifen (Blöcke 34 und 35). Wenn sie andererseits
feststellt, daß der DMA-Speicher 3 von den GOPs 10 immer
noch belegt ist, dann wird ihre Anforderung (BETA) gespeichert
und ihr erst bei Erschöpfung der Zugriffszyklen
der GOPs 10 Genüge getan (Blöcke 34, 37, 38 und 35).
Fig. 3 zeigt den Schaltungsaufbau der Schaltungen 8 und 9 in Fig. 1
im einzelnen. Die Schaltung 8 dient zum Programmieren der
Kapazität und der Stelle der beiden "Privatspeicher" 2 und
"DMA-Speicher" 3 genannten Bereiche, in die der Speicher
des Systems unterteilt worden ist. Die Schaltung 8 empfängt
als Eingabe die fünf bedeutendsten auf dem Adressenkanal BC 11
der CPU 1 vorliegenden Bits (vgl. Fig. 1). Das Ausgangssignal
EXMI zeigt durch einen hohen logischen Pegel an, daß
die auf dem Kanal BC 11 vorgelegte Adresse zu dem Privatspeicher
2 gehört, während ein niedriger logischer Pegel
anzeigt, daß sie zu dem DMA-Speicher 3 gehört. Die Schaltung
8 weist eine Vergleichsschaltung 40 auf, die die aus den
Signalen BC 11-14 und BX 15 zusammengesetzte Konfiguration
mit einer gleichen Zahl von Signalen C 11-15 vergleichen kann.
Die Ausgabe AMIBO zeigt durch einen hohen bzw. niedrigen
logischen Pegel an, ob die von den Signalen BC 11-14 und BX 15
gebildete Konfiguration eine Zahl darstellt, die kleiner
oder größer als die Vergleichskonfiguration C 11-15 ist.
Die Schaltung 41 wird einfach durch elf bewegliche Verbindungen
P 1-11 gebildet. Mit Hilfe dieser Verbindungen
kann jeder der Eingänge mit dem entsprechenden Ausgang
fakultativ verbunden werden. Diese Fakultativmöglichkeit
ist für das Programmieren der Stellen und der Kapazitäten
der Bereiche 2 und 3 des Speichers wesentlich. Unter Bezugnahme
auf die nachstehende Tabelle 1 und Fig. 4 werden drei
Programmierbetriebsarten unterschieden.
Es sei darauf hingewiesen, daß in Tabelle 1 die an den
Stellen P 1-11 der Schaltung 41 in Fig. 3 vorzunehmenden
Verbindungen durch ein "C" gekennzeichnet sind, während diejenigen
Verbindungen, die nicht vorgenommen werden sollen,
durch ein "N" gekennzeichnet sind. Für jede Anordnung der
Konfiguration P 1-11 sind in Übereinstimmung damit die
verschiedenen zu dem DMA-Speicher 3 gehörenden Adressengruppen
(in hexadezimaler Schreibweise) gegeben. Insbesondere
wird ersichtlich, wie die Kapazität des DMA-Speichers 3 durch
Module mit 2048 (2 K) Wörtern stufenweise erhöht werden kann.
In der ersten Betriebsart, der Betriebsart A, werden die Verbindungen
P 6, P 9 und P 10 hergestellt, während die Verbindungen
P 1-5 die Kapazität des DMA-Speichers 3 programmieren.
Die Verbindung P 6 setzt EXMI, das gleich der negierten Form
von AMIBO ist. Die Verbindung P 9 setzt BX 15, das gleich BC 15
ist. Die Verbindung P 10 ist eine Verbindung mit gleichbleibend
niedrigem logischen Pegel. Das hat zur Folge, daß
die tatsächlich hergestellten Verbindungen von P 1-5 die
Eingaben C 11-15 der Schaltung 40 auf einen niedrigen logischen
Pegel verbringen und auf diese Weise die Vergleichskonfiguration
definieren. Die nicht hergestellten Verbindungen von P 1-5
("N" in Tabelle 1) definieren ein entsprechendes Signal
C 11-15 von hohem logischen Pegel.
An dieser Stelle sei erklärt, daß BC 11-15 eine Zahl
darstellt, die immer dann größer als C 11-15 ist, wenn die
auf dem Kanal BC 11 vorliegende Adresse eine Zahl ist, die
größer als die Konfiguration C 15-C 14-C 13-C 12-C 11-1-1-1-1-1-1-1-1-1-1-1
ist. In diesem Fall befindet sich das Signal EXMI
auf einem hohen logischen Pegel und zeigt demzufolge an,
daß sich die Adresse auf den Privatspeicher 2 bezieht. Im
gegenteiligen Fall (wenn also die Adresse niedriger als
die vorhergehende Konfiguration ist) befindet sich das
Signal EXMI auf einem niedrigen logischen Pegel und zeigt
an, daß sich die Adresse auf den DMA-Speicher 3 bezieht
(vgl. Fig. 4a).
Betriebsart B unterscheidet sich von Betriebsart A lediglich
dadurch, daß anstelle der Verbindung P 6 die Verbindung
P 7 hergestellt wird. Das hat, wobei die anderen Bedingungen
gleich sind, zur Folge, daß das Signal EXMI immer eine
Anzeige liefert, die derjenigen in Betriebsart A entgegengesetzt
ist. Die beiden Speicherstellen werden daher mit
Bezug auf den vorherigen Fall umgekehrt (vgl. Fig. 4b).
In der Betriebsart C sind die Verbindungen P 7, P 8 und P 11
ständig hergestellt. Das hat zur Folge, daß, solange die
auf dem Kanal BC 11 vorliegende Adresse geringer als
1000000000000000 ist, sich ihr bedeutendstes Bit BC 15
auf einem niedrigen logischen Pegel befindet und die
Schaltung 8 sich wie im Fall B verhält. Tatsächlich zeigt,
wenn das Bit BC 15 sich auf einem niedrigen logischen Pegel
befindet, das Ausgangssignal EXMI an, daß sich die auf
Kanal BC 11 vorliegende Adresse auf den Privatspeicher 2
bezieht, und zwar in den Fällen, in denen die Adresse
niedriger als die Vergleichsadresse ist. Andererseits
zeigt das Ausgangssignal EXMI in den Fällen, in denen die
Adresse höher ist, an, daß sich die Adresse auf den DMA-Speicher
3 bezieht.
Wenn die auf dem Kanal BC 11 vorgelegte Adresse gleich oder
größer als 1000000000000000 ist, befindet sich das bedeutendste
Bit BC 15 natürlich auf einem logischen Pegel. Dieses
legt dem Signal C 15 einen hohen logischen Pegel auf (Verbindung
P 11), so daß die Vergleichsschaltung 40 die auf dem
Kanal BC 11 vorliegende Adresse als zu dem Privatspeicherbereich
2 gehörend interpretiert; daraus ergibt sich die
Konfiguration in Fig. 4c. Die Tabelle 1 spezifiziert, ebenfalls
für Betriebsart C, die praktische Auswahl der Stellen
des DMA-Speichers 3 mit den betreffenden Adressen.
Vor der ausführlichen Beschreibung der übrigen in Fig. 1 enthaltenen
Blöcke wird mitgeteilt, daß der an den asynchronen
Eingängen einer Anzahl von Flipflops der J-K-Art vorliegende
Buchstabe "V" eine feste Spannung darstellt, die in machen
Fällen einen asynchronen Betrieb der Anordnung gestatten
kann.
Die Funktion der Schaltung 9 besteht darin, das Signalisieren
einer ungültigen Adresse an die CPU 1 zu erlauben. Die
Eingaben in die Schaltung 9 (Fig. 3) werden durch die
folgenden Signale mit ihren jeweiligen Bedeutungen gebildet:
- - EXMI zeigt die von der CPU 1 angeforderte Zugriffsart an;
- - MEOCN zeigt das Ende eines durch die CPU 1 hervorgerufenen Zugriffszyklus an;
- - WBCSO zeigt eine aus der CPU 1 kommende Anforderung auf einen Zugriff der BETA-Art an, und
- - INVVI zeigt, wenn es niedrig ist, an, daß die gerade gesuchte Adresse im DMA-Speicher 3 vorliegt.
Die Funktion der Ausgabe INVVO besteht darin, anzuzeigen,
daß die gerade gesuchte Adresse im DMA-Speicher 3 oder im
Privatspeicher 2, je nach der Art des Zugriffs, vorliegt.
Wenn der Zugriff durch die CPU 1 auf den Privatspeicher 2
adressiert wird, aktiviert das Signal EXMI das Flipflop 45,
das durch das Signal WBCSO getaktet wird. Das Flipflop 45
legt dann einen hohen logischen Pegel als Ausgabe vor, und
die Ausgabe INVVO aus dem logischen ODER-Tor 46 wird sich
ebenfalls auf einem hohen logischen Pegel befinden. Andererseits
befindet sich, wenn der Zugriff durch die CPU 1 auf
den DMA-Speicher 3 adressiert wird, die Ausgabe des Flipflops
45 auf einem niedrigen logischen Pegel, während das Signal
MEOCN das logische UND-Tor 47 freigibt; somit kopiert die
Ausgabe INVVO einfach den logischen Pegel des Signals INVVI.
Die Nützlichkeit des Signals INVVO geht aus Fig. 5 klarer
hervor, die ein Verbindungssystem für die verschiedenen
Speicherblöcke (die die Bereiche 2 und 3 bilden) zeigt, das
dann von Nutzen ist, wenn der CPU 1 oder den GOPs 10
signalisiert werden soll, daß die gerade gesuchte Adresse
in dem betreffenden Bereich des Speichers nicht enthalten
ist. Wenn der Privatspeicher 2 betroffen ist, schickt die
Schaltung 9 den Leiter INVVO auf einen hohen logischen Pegel.
Dies wird durch die Verbindung des Schalters 74 mit der
Zufuhrspannung von +5 Volt dargestellt (Schaltung 9). Wie aus
der Zeichnung ersichtlich, kann das Vorhandensein der gerade
in einem der Blöcke 75, 76 des Privatspeichers 2 gesuchten
Adresse einen Transistor 70 oder 71 auf geeignete Weise
steuern und den Leiter INVVO auf einen niedrigen logischen
Pegel verbringen. Nur in Fällen, in denen die gerade gesuchte
Adresse in keinem Block des Privatspeichers 2 vorliegt, wird
der Leiter INVVO weiter auf einem hohen logischen Pegel
verbleiben und diesen Fehler der CPU 1 auf diese Weise
signalisieren.
Wenn der DMA-Speicher 3 betroffen ist, wird die Schaltung 9
derart tätigt, daß auf dem Leiter INVVO der gleiche logische
Pegel erscheint, der auf dem Leiter INVVI vorliegt, wodurch
die Schließung des Schalters 74 bewirkt wird.
Ähnlich wie im Falle eines Zugriffs auf den Privatspeicher 2
senkt der Transistor 72 oder 73, wenn die Adresse in keinem
der Blöcke 77, 78 des DMA-Speichers 3 vorliegt, nicht die
logische Spannung des Leiters INVVI, und dieser signalisiert
der CPU 1 ein "außerhalb von Speicher" durch einen hohen
logischen Pegel.
Nunmehr werden weitere Blöcke der Fig. 1 beschrieben, auf die
im Zusammenhang mit den Taktgebungsdiagrammen in Fig. 8 Bezug
genommen werden muß. Wie bereits erwähnt, sorgt die Prioritätsschaltung
14 (Fig. 6) für das Speichern von Anforderungen
auf einen Zugriff der BETA-Art und für das Bestimmen der Zuteilung
des Zugriffszyklus an die CPU 1.
Eine allgemeine Anforderung WBCO auf Zugriff durch die CPU 1
wird am Ausgang des Flipflops 52 mittels der Verzögerungsflipflops
50 und 51 nur bei Vorliegen des Signals EXMI gespeichert.
Dies bedeutet, daß das Signal WBCSO nur dann auf
einen hohen logischen Pegel ansteigt, wenn die Anforderung
auf den DMA-Speicher 3 gerichtet ist (BETA-Zugriff).
Wenn weder Anforderungen durch eine GOP 10 noch zuzuteilende
Zyklen vorhanden sind (die Signale REQSO und PRQO befinden
sich hier auf einem niedrigen logischen Pegel) und wenn das
Signal WBCSO sich auf einem hohen logischen Pegel befindet,
geht das aus dem NAND-Tor 53 kommende Signal STUCN auf
einen niedrigen logischen Pegel und signalisiert auf diese
Weise die Gültigkeit der Anforderung durch die CPU 1.
Die gleichen Bedingungen setzten den Ausgang des Flipflops 54
auf asynchrone Weise, d. h. das Signal PRWBO steigt auf einen
hohen logischen Pegel an, und der Zugriffszyklus auf den
DMA-Speicher 3 wird der CPU 1 zugeteilt. Das Signal WBCSO
hat lediglich die Dauer einer Periode des Signals OSCI und
somit auch STUCN (Fig. 8). Nach diesem Intervall befindet
sich das Signal STUCN auf einem hohen logischen Pegel, so
daß die Flipflop 54 auf synchrone Weise arbeitet. Aus diesem
Grund setzt sich das Flipflop 54 selbst zurück, und deshalb
geht das Signal PRWBO nur in Übereisntimmung mit dem Signal
PEOO auf einen niedrigen logischen Pegel und zeigt, wenn
REQSO sich auf einem hohen logischen Pegel befindet, eine
von den GOPs 10 kommende angenommene Anforderung an.
Die Taktgeberschaltung 15 erzeugt eine Gruppe von Signalen
PEOO und CKOO-30, die immer dann in der Taktphase verschoben
werden, wenn das Signal REQSO oder STUCN anzeigt, daß eine
Anforderung auf Zugriff auf den DMA-Speicher 3 angenommen
worden ist.
Wenn eine Anforderung auf Zugriff durch die GOPs 10 angenommen
ist, befinden sich sowohl REQSO als auch STUCN auf einem
hohen logischen Pegel, und das hat zur Folge, daß das Flipflop
60 auf synchrone Weise arbeitet und seine Ausgabe PEOO
gesetzt wird.
Das Signal PEOO, das als Eingabe an die erste Stufe des
von den Synchronisiersignalen OSCI befehligten Schieberegisters
61 angelegt wird, aktiviert bei jedem Synchronisierimpuls in
Reihenfolge die Signale CK 00, CK 10, CK 20 und CK 30 (Fig. 8).
Wenn das Signal CK 10 auf einen hohen logischen Pegel geht,
wird das Fipflop 60 natürlich zurückgesetzt (PEOO = 0).
Aufgrund dieser Tatsache kehren die Signale CK 00-30 ebenfalls
auf einen niedrigen logischen Pegel zurück.
Wenn eine aus der CPU 1 kommende Anforderung auf Zugriff
angenommen ist, befinden sich sowohl STUCN als auch REQSO
auf einem niedrigen logischen Pegel; das Flipflop 60 arbeitet
auf asynchrone Weise, und seine Ausgabe PEOO wird gesetzt.
Somit ist die Operation der im vorhergehenden Fall beschriebenen
ähnlich, d. h. es werden wieder die gleichen
Wellenformen erzeugt.
Die logische, eine Schalttätigkeit ausübende Schaltung 16
erzeugt diejenigen Signale, die zum wahlweise Freigeben der
CPU 1 für ihr Lesen oder Schreiben im DMA-Speicher 3 notwendig
sind. Es sei daran erinnert, daß die Signale STROBN
und METSA das Lesen ermöglichen, während das Signal METSN
das Schreiben gestattet, und daß das Ausgangssignal REUCO;
wenn es sich auf einem hohen logischen Pegel befindet, einen
Schreibzugriff, und wenn es sich auf einem niedrigen Pegel
befindet, einen Lesezugriff anzeigt. Das Signal PRWBO gibt
die NAND-Tore 82 und 83 im Falle eines Zugriffs durch den
CPU 1 frei. Das Signal REUCO befehligt die Flipflops 80
und 81 zum wahlweisen Aktivieren der Signale METSN und METSA.
Das Signal STROBN erscheint nur im Falle des Lesens, d. h.
dann, wenn der Speicher zum Übertragen der Daten bereit ist
(Signal REDI). Am Ende des Zugriffs wird das Flipflop 80
durch das gleiche Signal REUCO zurückgesetzt, während das
Flipflop 81 durch das Signal READN des Endes des Zugriffs
auf den DMA-Speicher 3 zurückgesetzt wird.
Die Taktgeberschaltung 19 setzt sich aus fünf Flipflops 84-88
zusammen, die durch das Signal OSCI synchronisiert werden.
Das Signal READN des Endes des Zugriffs auf den DMA-Speicher
3 wird somit bei jedem Synchronisierimpuls auf ein folgendes
der Flipflops 84-88 verschoben und ruft die Taktgebungssequenz
MEOC 1-4 (vgl. Fig. 8) immer dann hervor, wenn ein
Zugriff auf den DMA-Speicher 3 beendet ist.
Die NAND-Tore 89 und 90 werden durch die Signale PRQO bzw.
PRWBO freigegeben. Das Signal DONEN am Ausgang des NAND-Tores
89 zeigt den GOPs 10 an, daß der Zugriffszyklus auf den
DMA-Speicher 3 beendet ist, während das Ausgangssignal MEOCN
des NAND-Tores 90 die gleiche Anzeige an die CPU 1 liefert.
Wie bereits erwähnt, sorgt die Schaltung 20
(Fig. 7) für das Speichern und das geeignete Synchronisieren
der aus den GOPs 10 kommenden Anforderungen auf Zugriff (Signal
REQOO). Als Ausgabe werden die Signale REQSO und PRQO von
bekannter Bedeutung und das Signal ACKOA; das die Annahme der
gestellten Anforderung den GOPs 10 anzeigt, und schließlich
das Signal PRCO erzeugt, das den DMA-Speicher 3 im geeigneten
Moment freigibt. Wenn die GOPs 10 eine erste Anforderung
REQOO stellen, wird das Flipflop 95 von dem
NAND-Tor 101 nicht freigegeben, und das Signal REQOO betrifft
daher direkt das Flipflop 96. Sobald ein neuer
Zugriff der ALFA-Art durch die CPU 1 beginnt, wird das
Signal DORIN durch ABCON mittels des UND-Tores 100 freigegeben
und erzeugt über das ODER-Tor 99 das Taktsignal
SINC für das Flipflop 96. Das Signal REQSO am Ausgang des
Flipflops 96 wird deshalb nur in Übereinstimmung mit dem
Beginn des Zugriffs der ALFA-Art (Signal DORIN) durch die
CPU 1 auf einem hohen logischen Pegel gesetzt.
Wenn das Signal REQSO gesetzt ist, setzt das Flipflop 97
auch das Signal PRQO (das einen den GOPs zugeteilten Zyklus
anzeigt) in Übereinstimmung mit dem "Beginn-des-Zyklus"-Signals
PEOO. Zur gleichen Zeit setzen das Signal PEOO
und das Signal PRQO (beide auf hohem logischen Pegel) das
Flipflop 207 mittels des NAND-Tors 206. Auf diese Weise wird
auch das Signal ACKOA aktiviert, das die GOPs zum Starten
des angeforderten Speicherzyklus freigibt.
Das sich auf einem hohen logischen Pegel befindliche Signal
PRQO wird als Eingabe an das NAND-Tor 101 zusammen mit dem
Taktsignal MEOC 3 angelegt. Das Flipflop 95 wird natürlich
freigegeben und setzt sich selbst bei Vorliegen von der
ersten Anforderung folgenden Anforderungen REQOO. Aufgrund
dieser Tatsache wird das das Flipflop 96 freigebende Signal
SINC unter Zwischenwirkung des UND-Tors 96 und des ODER-Tors
99 durch das Signal PREMN aktiviert. Das Signal PREMN wird
mittels des ODER-Tors 108 als Zusammenlegung der "Ende-des-Zyklus"-Signale
MEOC 2 und MEOC 1 und das Signals PRQO erzeugt.
Aus all dem ergibt sich, daß die erste Anforderung durch die
GOPs 10 nur am Beginn eines Zugriffs der ALFA-Art ermöglicht
wird, während nachfolgende Anforderungen durch die "Ende-des-Zyklus"-Signale
der vorhergehenden Anforderung ermöglicht
werden, so daß sie sequentiell unverzüglich angenommen werden.
Die UND-Tore 102, 103, 104 und das NOR-Tor 105 bilden eine
Schaltung, die das Flipflop 96 freigeben oder zurücksetzen
kann.
Die Signale PRQO, ABCON, CK 30, MEOC 1, MEOC 3 und RESN, wobei
auf letzteres im Folgenden Bezug genommen wird, bestimmen
entsprechend ihrer logischen Pegel in der Tat die Bedingungen,
unter denen das Flipflop 96 mittels des Signals MASO zum
Annehmen der Eingangssignale freigegeben werden oder zurückgesetzt
bleiben muß. Durch diese Schaltung wird dem Bedürfnis
nach Maskierung von Anforderungen REQOO auf Zugriff unter
spezifischen Bedingungen der Logik und der Zeit entsprochen.
Die "Ende-des-Zyklus"-Signale MEOC 3 und MEOC 4 und das Signal
ABCON sorgen mittels des UND-Tors 106 und des NAND-Tors 107
für die Erzeugung des "Ende-des-Zyklus"-Rücksetzsignals RESN,
das von dem Flipflop 97 und dem NOR-Tor 105 verwendet wird.
Die Schaltung 21 weist einen Quarzoszillator QUARZ, der das
Synchronisationssignal OSCI mit einer Periode von 50 nsec erzeugt,
und eine Schaltung zum Erzeugen des Signals DORIN des
Beginns des Zugriffs der ALFA-Art auf.
Das durch das Signal OSCIO synnchronisierte Flipflop 112
wird gesetzt, wenn das eine Anforderung auf Zugriff der
ALFA-Art anzeigende Signal ALFAO auf einen hohen logischen
Pegel geht.
Die Ausgabe des Flipflops 112 geht als Eingabe auf das
Flipflop 113 mit gekreuzten Verbindungen, so daß klar ist,
daß nur dann, wenn das Signal ALFAO aktiviert wird, sich
die Ausgänge der UND-Tore 114 und 115 für die Dauer eines
Synchronisierimpulses OSCI erhöhen und das Signal DORIN
am Ausgang des NOR-Tors 116 erzeugt wird.
Es folgt nun eine Betrachtung der Eigenschaften der Anordnung
in Fig. 1 anhand von Begriffen der Zeiten. AST soll die
Zeit sein, die von den GOPs 10 zum Ausführen eines Zugriffs
oder mehrerer sequentieller Zugriffe auf den DMA-Speicher 3
benötigt wird. TS soll die Gesamtzeit sein, die zum Überlagern
der Zyklen in Anspruch genommen wird, d. h. das
Zeitintervall zwischen dem Beginn eines ALFA-Zugriffs und
dem Beginn eines BETA-Zugriffs durch die CPU 1. Beim dargestellten
Ausführungsbeispiel ist die Zeit TS gleich 1100 ns.
Die Zeit AST hängt von der Anzahl der von den GOPs 10
ausgeführten sequentiellen Zugriffs ab; im Falle eines
einzigen Zugriffs ist AST gleich 900 ns. Daraus folgt, daß,
wenn die GOPs 10 immer nur je einen Zugriff ausführen, die
Bedingung AST < TS vorliegt, d. h. die vollständige Überlagerung
der Zugriffe. Andererseits wird, wenn die GOPs
10 mehrere Zugriffe in Reihenfolge ausführen, d. h. wenn
AST < TS ist, der im Fortschreiten befindliche Zyklus der
CPU 1 auf der anderen Seite um die Zeit R 1 verzögert, die
der Gleichung AST = TS entspricht. Logischerweise wird
eine hohe Zahl von schnell arbeitenden peripheren Einheiten
die Wahrscheinlichkeit von sequentiellen Zugriffen durch die
GOPs 10 erhöhen und die Ausführung der Programme der CPU
stufenweise verzögern, wobei die gesamte Ersparnis einer TS
entsprechenden Zeit für jeden von den GOPs 10 zugeteilten
Zugriff oder jeder Gruppe von Zugriffen fest bleibt.
Fachleute werden jedoch genau wissen, wie die Zahl der Erweiterungen
und Anwendungen auf spezielle periphere Einheiten mit Bezug
auf ihre Geschwindigkeiten anzupassen ist, um aus der von der
vorliegenden Anordnung ermöglichten Zeitersparnis den größtmöglichen
Nutzen zu ziehen.
Claims (7)
1. Datenverarbeitungsanlage mit einem direkten Speicherzugriff,
mit einem Zentralprozessor, einem Speicher zum
Speichern von Informationen, der mit dem Zentralprozessor
und wenigstens einer Steuereinrichtung für eine periphere
Einheit verbunnden ist, und einer Logikeinheit zum Steuern
der Zugriffszyklen auf den Speicher, dadurch gekennzeichnet,
daß der Speicher (2, 3) zwei getrennt voneinander
adressierbare Bereiche ( und 3) aufweist, und zwar einen
ersten Bereich (2), auf den ein Zugriff allein durch den
Zentralprozessor (1) und einen zweiten Bereich (3), auf
den ein Zugriff sowohl durch den Zentralprozessor (1) als
auch durch die Steuereinrichtung (10) der peripheren
Einheit erfolgen kann, und daß die Logikeinheit (4 bis 9
und 14 bis 21) eine Einrichtung (14, 15, 20) zum Synchronisieren
des Zugriffszyklus dieser Steuereinrichtung (10)
der peripheren Einheit auf den zweiten Bereich (3) mit
dem Zugriffszyklus des Zentralprozessors (1) auf den
ersten Bereich (2) enthält, wodurch die Zyklen des ersten
(2) und des zweiten (3) Speicherbereichs gleichzeitig
ausgeführt werden.
2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet,
daß die Logikeinheit (4 bis 9 und 14 bis 21)
mittels Daten- und Adressenkommunikationskanälen (24, 25,
11, 13, 12) mit dem Zentralprozessor (1), dem Speicher
(2, 3) und der Steuereinrichtung (10) der peripheren Einheit
verbunden ist und eine Einrichtung (4, 5, 6, 7) zum
wahlweisen Verbinden der Kommunikationskanäle (24, 25, 11)
des Prozessors (1) oder der Steuereinrichtung (10) der
peripheren Einheit mit dem zweiten Speicherbereich (3)
enthält, um einen Zugriff auf den gemeinsamen zweiten
Speicherbereich (3) durch die Steuereinrichtung (10) der
peripheren Einheit in Überlagerung mit einem Zugriff auf
den ersten Speicherbereich (2) durch den Zentralprozessor
(1) zu ermöglichen.
3. Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet,
daß die Logikeinheit (4 bis 9 und 14 bis 21)
eine Schaltung (20) zum derartigen Verzögern des Zugriffs
durch die Steuereinrichtung (10) der peripheren Einheit
aufweist, daß der Beginn des Zugriffs durch die Steuereinrichtung
(10) auf den zweiten Speicherbereich (3) mit
dem Beginn eines Zugriffs durch den Zentralprozessor (1)
auf den ersten Speicherbereich (2) synchronisiert wird.
4. Datenverarbeitungsanlage nach Anspruch 1, bei der die
Steuereinrichtungen der peripheren Einheit eine gemeinsame
Leitung zur Anforderung eines Zugriffs auf den
Speicher aufweisen, der mit der Logikeinheit verbunden
ist, dadurch gekennzeichnet, daß die Logikeinheit (4 bis
9 und 14 bis 21) eine Schaltung (20, 14) umfaßt, die von
einem Anforderungssignal (REQOO) gesteuert ist und dazu
dient, die Anforderungen auf Zugriff auf den zweiten
Speicherbereich zu blockieren, die während des Zugriffs
auf den zweiten Bereich (3) durch die Steuereinrichtungen
(10) der peripheren Einheit aus dem Zentralprozessor (1)
kommen.
5. Datenverarbeitungsanlage nach Anspruch 3 und 4, dadurch
gekennzeichnet, daß die Schaltung (20, 14) eine Schaltung
(95 bis 99, 101, 108) aufweist, die den ersten Zyklus von
den folgenden Zyklen in einer Folge von Zyklen, die den
Steuereinrichtungen (10) der peripheren Einheit zugeteilt
sind, unterscheiden, und eine Einrichtung (95, 100) zum
Entaktivieren der Verzögerungseinrichtung während der
Ausführung der dem ersten Zyklus folgenden Zyklen besitzt,
wodurch eine Folge von Zyklen, die den Steuereinrichtungen
(10) der peripheren Einheit zugeteilt sind,
nacheinander ohne zusätzliche Verzögerung ausgeführt
wird.
6. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet,
daß die Logikeinheit (4 bis 9 und 14 bis 21)
eine Schaltung (8) zum Programmieren der Kapazität und
der Stelle des ersten Bereichs (2) und des zweiten Bereichs
(3) des Speichers und zur Anzeige, auf
welchen der Bereiche die Anforderung auf Zugriff durch
den Zentralprozessor (1) Bezug nimmt, enthält.
7. Datenverarbeitungsanlage nach Anspruch 6, bei der der
erste und der zweite Speicherbereich jeweils eine erste
und eine zweite Schaltung zum Erkennen von Adressen enthalten,
die nicht zu den betreffenden in ihnen enthaltenen
Gruppen gehören, dadurch gekennzeichnet, daß die
Logikeinheit (4 bis 9 und 14 bis 21) eine durch die
Programmierschaltung (8) gesteuerte Schaltung (9) zum
wahlweisen Verbinden der ersten (70, 71) und der zweiten
(72, 73) Erkennungsschaltung untereinander und mit dem
Zentralprozessor aufweist.
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