DE2746064A1

DE2746064A1 - Datenspeicher mit auffrischung

Info

Publication number: DE2746064A1
Application number: DE19772746064
Authority: DE
Inventors: Jun Frederick John Aichelmann; Thomas Peter Fehn
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-10-29
Filing date: 1977-10-13
Publication date: 1978-05-11
Also published as: GB1542772A; FR2371747A1; FR2371747B1; US4172282A; JPS5355918A; JPS6011394B2

Description

Anmelderin: International Business Machines Corporation, Armonk, N.Y. 10504 Datenspeicher mit Auffrischung

Die Erfindung betrifft einen Datenspeicher nach dem Oberbegriff von Anspruch 1, ein Verfahren zu seiner Regenerierung und eine Einrichtung zur Durchführung des Verfahrens.

Zur Speicherung von digitalen Daten werden oft Elemente verwendet, bei denen die gespeicherte Information im Laufe der Zeit abklingt; hierzu gehören insbesondere bestimmte Arten von Halbleiterspeichern, die sogenannten dynamischen Speicher. Diese Speicher bedürfen daher einer Auffrischung des Speicherinhalts durch sogenannte Regeneration, die in bestimmten periodischen Abständen durchgeführt wird. In dem US Patent Nr. 3 387 286 wird ein derartiges dynamisches Speicherelement beschrieben. Die Regeneration erfolgt dort verschränkt mit dem normalen Speicherbetrieb, indem beispielsweise jeder zehnte Speicherzyklus dazu benutzt wird, die Wortleitungen in der Matrix aufzufrischen. Als zweite Möglichkeit lehrt das Patent die Auffrischung schlagartig durchzuführen, indem der normale Speicherbetrieb unterbrochen und der gesamte Speicher während der Unterbrechung regeneriert wird. Die eigentliche Auffrischung läßt sich mit den beschriebenen Methoden in zufriedenstellender Weise durchführen, doch beeinträchtigen beide den Betrlebsablauf innerhalb eines Gesamtsystems, in das die Speichereinheit mit den Regenerationszyklen eingebaut ist.

Die in dem genannten Patent beschriebene Speicherzelle ist !außerordentlich einfach und besteht aus einem kapazitiven Speicherelement, das über einen Feldeffekttransistor angesteuert wird. Derartige Speicherzellen sind aufgrund der einfachen Struktur besonders für den Einsatz in billigen integrierten Halbleiterschaltkreisen großer Kapazität geeignet. Zur Erzielung geringer Kosten in integrierten Schaltkreisen ist es notwendig, das die Speicherzelle klein ist. Verringerungen der Größe führen jedoch zu einer Herabsetzung der Kapazität des Speicherelements. Je kleiner die Kapazität, desto häufiger ist eine Regeneration erforderlich. Die Optimierung der Regenera-

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tions-Verfahren ist deshalb ein wichtiges technologisches Problem.

Im US Patent Nr. 3 541 530 wird eine weitere Speicherzelle beschrieben, die ebenfalls eine periodische Regenerierung erfordert und unter dem Namen "Vier-Element Speicherzelle" bekannt ist. Außerdem sind im Stande der Technik Speicherzellen mit zwei Elementen oder drei Elementen bekannt, die ebenfalls periodisch aufgefrischt werden müssen. Für die genannten und ähnlichen Speicherzellen kann die vorliegende Erfindung Anwendung finden.

Die Regeneration dynamischer Speicher ist ein Problem, das in vielen Patenten und Veröffentlichungen angesprochen ist. Beispiele hierfür sind in den US Patentschriften 3 800 29 5, 3 810 129, 3 811 117 zu finden; im US Patent 3 800 295 wird ein Speichersystem angegeben, das aus einer Vielzahl von dynamischen Speicherbänken besteht, deren jede durch eigene Regenerationsvorrichtungen aufgefrischt wird und weiterhin aus einem Prozessor, der zu einem ausgewählten Speichermodul zugreifen kann. In diesem System kann der Abstand zwischen zwei Regenerationen unabhängig vom System in dem Umfang frei gewählt werden, in dem es die Eigenschaften des Speichermoduls erlauben. In Fig. 1 des genannten Patents ist ein Prozessor 24 mit einer Vielzahl von Speichern verbunden, deren Auffrischung durch eine einzige Steuer- und Taktvorrichtung erfolgt; in Fig. ist dagegen jedem der N Speichermoduln eine eigene Steuer- und Taktvorrichtung für die Regeneration zugeordnet. In diesen und ähnlichen Vorschlägen werden Einzelheiten des Speicherbetriebs und Versuche beschrieben, wie die Zeit optimiert werden kann, während der ein dynamischer Speicher für den Prozessor zur Verfügung steht. Im Stand der Technik ist jedoch das Problem der Synchronisierung einer Vielzahl von asynchron arbeitenden Speichereinheiten weder angesprochen noch gelöst.

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ORIGINAL· INSPECTED

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Im Stand der Technik sind weiterhin statische Speichermatrizen beschrieben und Verfahren bekannt, mit denen Vier-Elementspeicherzellen beispielsweise so betrieben werden können, daß sie aus der Sicht des Prozessors als statische Speicher erscheinen. Für die vorliegende Erfindung sind die Vorschläge uninteressant, da sie sich auf die Verwendung eines dynamischen Speichers bezieht.

Im Hinblick auf die dynamischen Speicher wird im Stand der Technik nur das Problem angesprochen, wie die Regenerationsvorgänge optimiert werden können, um die Prozent-Verfügbarkeit des Speichers für den Prozessor zu erhöhen. Es steht also die Frage im Vordergrund, wie der Betrieb des dynamischen Speichers verbessert werden kann. Darüber wurde aber die Frage vernachlässigt, wie das Problem von einem Standpunkt aus gelöst werden kann, der das Gesamtsystem betrachtet. Im Stand der Technik sind deshalb keine Anregungen enthalten, die Regenerationsvorgänge so auszugestalten, daß sie den Anforderungen des entsprechenden Prozessors entsprechen.

In der schon genannten US Patentschrift 3 800 29 5 ist ein Prozessor mit einem Speicher DSM verbunden. Die Abkürzung BSM steht hier für "Basis Speicher Modul"; dieser umfaßt eine Matrix mit einer Mehrzahl von Speicherpiattchen. Es ist nun offensichtlich, daß bei einer derartigen Mehrzahl der Speichereinheiten, die alle untereinander asynchron arbeiten, der denkbar ungünstigste Fall dann auftritt, wenn der Prozessor bei jedem Speicherzugriff die Auffrischung eines Moduls erwarten muß. Erfordert beispielsweise der Prozessor einen Zugriff zur Speichereinheit 1, muß er warten, bis deren Auffrischzyklus beendet und die Einheit wieder verfügbar geworden ist. Nach Abschluß des Zugriffs zu dieser Einheit kann beispielsweise ein Zugriff zur Einheit 2 erforderlich sein, die dann ebenfalls gerade eine Regeneration durchführt und den Prozessor in den Wartezustand zwingt.

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ORfGINAtT'INSPECTED

Die vorliegende Erfindung geht nun von diesem Stand der Technik aus und stellt sich die Aufgabe, in einem Gesamtsystem aus Prozessoren und mehreren dynamischen Speichermoduln deren Regeneration so durchzuführen, daß der Betrieb des Gesamtsystems möglichst wenig beeinträchtigt wird.

Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst; Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung schlägt vor, die Steuerung der Speicherregeneration zum Teil durch den Prozessor durchführen zu lassen. Dazu wird der Prozessor mit Vorrichtungen ausgestattet, die es ihm erlauben, zwischen Operationen zu unterscheiden, bei denen ein Zugriff zum Speicher erforderlich ist und solchen, die ohne Speicherbenutzung auskommen. Während Operationen ohne Speicherzugriff wird mit Hilfe einer speziell vorgesehenen Steuerleitung "Erzwinge Regeneration" vom Prozessor veranlaßt, daß alle Speichermoduln innerhalb der Speichereinheit gleichzeitig aufgefrischt werden. D.Lese erzwungene Regeneration genießt dabei Priorität bezüglich dar internen Regenerationsvorrichtungen jedes Moduls und setzt außerdem die Zeitsteuerung innerhalb jedes Moduls zurück, so daß keine intern ausgelöste Regeneration während der folgenden maximal zulässigen Zeitperiode durchgeführt wird. Wenn vom Prozessor kein Signal "Erzwinge Regeneration" abgegeben wird, sorgen die eigenen Regenerationsvorrichtungen jedes Moduls natürlich dafür, daß der Modul innerhalb der maximal zulässigen Speicherzeit aufgefrischt wird und kein Verlust an Information auftritt.

Die Steuerung der Regeneration durch den Prozessor erlaubt somit, Pausen innerhalb des Speicherbetriebs auszunutzen und sonst erforderliche Auffrischungen solange hinauszuschieben, wie es ' der physikalische Speichermechanismus erlaubt. Die Erfindung

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kann zusätzlich zu allen Verbesserungen angewandt werden, die sich auf die Verlängerung der physikalischen Speicherzeit einzelner Zellen beziehen oder auf Verfahren zur Vergrößerung des Zeitanteils, in dem ein einzelner Speichermodul für den Prozessor verfügbar ist. Durch die Synchronisierung aller Speichermoduln unter Prozessorsteuerung ergibt sich bei einer aus einer Vielzahl von Speichermoduln aufgebauten Speichereinheit eine weitere Leistungsverbesserung. Die Erfindung läßt sich besonders vorteilhaft in solchen Systemen einsetzen, in denen ein Zentralprozessor digitale Information in serieller Weise unter Steuerung eines Festwertspeichers bearbeitet.

Ein Ausführungsbeispiel der Erfindung wird nun anhand der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 ein Blockdiagramm des betrachteten Gesamt

systems ,

Fign. 2A, 2B, 2C Zeitdiagramme, Fig. 3 ein ausführlicheres Blockdiagramm des Ge

samtsystems mit einer bevorzugten Ausführungsform,

Fig. 4 ein Blockdiagramm eines Teils eines Zentral

prozessors ,

Fig. 5 ein ausführlicheres Blockdiagramm der Vor

richtung zum Erzeugen des Signals "Erzwinge Regenerierung" innerhalb des Prozessors,

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/ / ί4 D U b 4

Fig. 6 ein ausführlicheres Blockdiagramm der Regenerierungssteuerung innerhalb eines Speichermoduls,

Fign. 7 und 8 zwei Möglichkeiten mit denen der Prozessor

feststellen kann, wenn ein Erzwingungssignal erzeugt werden soll,

Fig. 9 ein weitere Ausführungsform innerhalb eines

MuItiprozessorsystems.

Fig. 1 zeigt das Gesamtsystem, in welches die vorliegende Erfindung eingebaut ist. Ein Prozessor 10 ist über bekannte Adress-, Steuer-, und Datenleitungen mit einem Speichermodul 1 (der auch das Bezugszeichen 12 trägt) verbunden. Weiterhin ist der Prozessor 10 mit zusätzlichen Speichermoduln 14 und 16 in gleicher Weise wie mit Speichermodul 12 verbunden. Jeder Speichermodul besteht im wesentlichen aus einem der bekannten und in der Beschreibungseinleitung erwähnten BSM. Zwischen dem Prozessor 10 und den verschiedenen Speichermoduln verläuft außerdem eine zusätzliche Verbindung, die als "Erzwinge Regenerierung" dargestellt ist. Dieses Erzwingungssignal dient zur Synchronisierung der verschiedenen Speichermoduln und führt so zu einer im späteren genauer beschriebenen Verbesserung des Gesamtsystems.

Fig. 2A ist ein Zeitdiagramm, in dem ein Betriebszyklus eines Speichermoduls, beispielsweise des Moduls 1, mit T bezeichnet ist. Die Zeit während der der Speicher für den Prozessor verfügbar ist, liegt zwischen t_Q und t., die zur Regenerierung erforderliche Zeit erstreckt sich von ti bis t2.

Fig. 2 stellt den Fall dar, daß zwei der Speichermoduln bezüglich ihrer Verfügbarkeit und der pysikalischen Speicherzeit ein ähnliches Verhältnis aufweisen. Speziell ist in dieser

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Figur dargestellt, daß beide Speichermoduln zur Zeit t_Q gestartet werden.

Fig. 2C betrifft den Fall, daß im Fall der üblichen Betriebsweise zwei Speichermodulen notwendigerweise asynchron werden. Für das Beispiel ist angenommen, daß der Prozessor innerhalb des Zeitintervalls t_ einen Speicherzugriff erfordert. Da dieser Zugriff mit der intern ausgelösten Regenerierung in Konflikt gerät, erfolgt zur Zeit t' eine Regenerierung des Speichers. Nach Abschluß dieser Regenerierung in der hier fUr immer erforderlichen Zeit At kann der Prozessor zum Speicher zugreifen. Durch diesen Vorgang ist jedoch das Zeitraster für Verfügbarkeit und die normal ausgelöste Regenerierung zeitlich verschoben. Ohne die hier vorgeschlagene Erzwingung der Regeneration würde der ausgewählte Speichermodul danach mit den anderen Speichermodulen des Gesamtsystems nicht mehr synchron arbeiten.

In Fig. 3 ist ein Prozessor 10 und eine Vielzahl von Speichermodulen 12 und 14 dargestellt. Jeder der Speichermoduln ist mit dem Prozessor 10 über die üblichen Adreß-^teuer- und Datensainmel leitungen verbunden. Zum Speichermodul 12 gehört eine Schnittstellenlogik 20 zum Empfang der Adressen- und Steuerleitungen vom Prozessor. Die Schnittstellenlogik 20 führt die üblichen Adressier-,Decodier- und Treiber-Funktionen aus; außerdem führt sie die Taktsteuerung durch. Diese Funktionen sind im Stand der Technik bekannt. Die Datensammelleitung ist mit einer Vielzahl von Speichermatrizen 22, 24 und 26 auf ebenfalls bekannte Weise verbunden. Die einzige erforderliche Veränderung eines bekannte Speichermoduls 12 für die Zwecke der vorliegenden Erfindung besteht darin, daß er die Regeneriersteuerung 28 aufnehmen und ein Erzwingungssignal für die Regenerierung verarbeiten kann.

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In Fig. 3 empfängt die Regeneriersteuerung 28 auch ein Oszillatoreingangssignal (OSZ) von der Schnittstellenlogik 20. Dieses Oszillatoreingangsignal wird üblicherweise vom Prozessor 10 über eine der Steuerleitungen geliefert. Die Taktgeneratoren für die Matrizen sind in Fig. 3 schematisch als Teil der Schnittstellenlogik dargestellt; sie empfangen ein Startsignal für den Regenerierzyklus (START) von der Regeneriersteuerung 28 und liefern ein Signal "Regenerierzyklus beendet" (COMP) an die Regeneriersteuerung 28.

Die Regeneriersteuerung 28 liefert weiterhin eine Regenerieradresse an die Schnittstellenlogik 20, die ihrerseits die Matrizen-Adresse und die notwendigen Taktsignale an die Speichermoduln über die dargestellten Leitungen anlegt.

Speichermodul 14 entspricht in jeder Hinsicht dem Speichermodul 12; er empfängt dieselben Eingangssignale vom Prozessor 10 einschließlich des gleichen Erzwingungssignals für die Regenerierung. Die einzelnen Blocks innerhalb des Speichermoduls 14 sind mit denselben Bezugszeichen versehen, denen zur Unterscheidung ein Strich zugefügt wurde. Der Aufbau jedes Speichermoduls 12 und 14 ist, wie früher ausgeführt, im Stand der Technik bekannt, mit Ausnahme der Einzelheiten der Regeneriersteuerungen 28 und 28', die nun im einzelnen besprochen werden.

In Fig. 4 ist ein Teil der internen Struktur des Prozessors 10 dargestellt. Die externen Geräte liefern Signale an die Unterbrechungslogik 30. Typischerweise betreffen derartige Signale Unterbrechungsebenen, Steuerimpulse für Eingabe/ Ausgabegeräte (E/A) und Daten auf einer Sammelleitung. Von der Unterbrechungslogik führen Ausgangssignale zu verschiedenen Teilen des Prozessors 10, so beispielsweise zur Steuerung 34 eines Festwertspeichers, um den Austausch eines Programmstatuswortes (PSW) hervorzurufen. Ein weiterer Ausgang der Unterbrechungs-

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logik 30 ist mit der Datensteuerung 31 des Prozessors Ober die Sammelleitung des Prozessors verbunden. Die Datensteuerung 31 des Prozessors hat die Funktion, die Information von der Unterbrechungslogik anderen Teilen des Prozessors zuzuführen, so beispielsweise dem Instruktionsregister 35 über die InstruktionsSammelleitung. Umgekehrt leitet die Datensteuerung 31 des Prozessors Daten über die Datensammelleitung zum Speichersystem. Auf ähnliche Weise werden Daten, die über die Datensammelleitung aus dem Speichersystem kommen, entweder über die Instruktionssammelleitung in das Instruktionsregister 35 gegeben oder über die Prozessorsammelleitung zur Unterbrechungslogik 30. Außerdem können die Daten über nicht gezeichnete Verbindungen zu beliebigen anderen Stellen des Prozessors gegeben werden. Die Unterbrechungslogik 30 kann außerdem Ausgangssignale an andere Teile des Prozessors 10 geben, beispielsweise direkt an die Steuerung 34 des Festwertspeichers.

Das Instruktionsregister 35 überträgt die Instruktionen an den Instruktionsdecodierer 32, dessen Ausgangssignal sowohl der Steuerung 34 des Festwertspeichers als auch einer Erzeugungsschaltung 36 für das Erzwingungssignal zur Regenerierung zugeführt werden. Die Erzeugungsschaltung 36 empfängt außerdem ein Taktsignal aus dem (nicht dargestellt) Taktgenerator des Prozessors und gibt ein Erzwingungssignal zur Regenerierung an das Speichersystem ab.

Die Steuerschaltung 34 des Festwertspeichers weist an ihrem Eingang ein ODER-Glied auf, um anzudeuten, daß Eingangssignale aus mehreren Quellen zugeführt werden können. Beispielsweise liefert der Instruktionsdecodierer 32 außer dem eben erwähnten Operationscode auch noch eine Startadresse (SI) an die ROS-Steuerung 34. Die Ausgangssignale der ROS-Steuerung 34 werden dem Festwertspeicher 38 als Eingangssingnal zugeführt, dessen Ausgang dann die seriell ablaufenden Vorgänge innerhalb des Prozessors steuert. Nach Beendigung jedes Schritts im Festwert-FI 976 027 8098 19/06 13

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speicher 30 wird die nächste Adresse des Festwertspeichers, zu der zugegriffen werden soll, in die ROS-Steuerung 34 eingegeben. Damit wird die nächste ausgewählte Operation im Festwertspeicher 30 ausgeführt und als Steuerfeld den verschiedenen Einrichtungen innerhalb des Prozessors mitgeteilt. Bei Beendigung einer Reihe von Schritten liefert der Instruktionsdecodierer 32 oder die Unterbrechungslogik 30 neue Instruktionen, die entweder eine neue Startadresse (SI) oder einen neuen Befehl, wie beispielsweise PSW-Austausch betreffen.

Während Operationen, in denen ein Speicherzugriff erforderlich ist, werden die Speichermoduln mit Hilfe einer Speicheradreßsteuerung 39 adressiert, die aus der ROS-Steuerung 34 ein Eingangssignal empfängt und an ihrem Ausgang die Adresse und Steuersignale an das Speichersystem abgibt. Die Betriebsablaufe innerhalb des Prozessors werden jedoch durch den Festwertspeicher 38 gesteuert, wobei jedesmal eine Reihe von Schritten ausgeführt werden, sobald eine neue Instruktion in der ROS-Steuerung 34 empfangen wird. Es ist somit vorhersagbar, ob eine solche Reihe von Schritten einen Speicherzugriff erfordert oder nicht, wenn das Programm und die Art der vorliegenden Instruktion bekannt ist. Sobald also eine neue Instruktion empfangen wurde, ist bekannt, ob das Speichersystem während einer Zeit unbeschäftigt sein wird, die ausreicht, um die erzwungene Regenerierung durchzuführen. In einer Ausführungsform wird der Operationscode (OP CODE) vom Instruktionsdecodierer 32 an den Erzwingungsgenerator 36 gegeben, der dann ein Erzwingungssignal erzeugt, sobald ein OP-Code auftritt, aus dem entnommen werden kann, daß ausreichend Zeit zur Verfügung steht. Die Erzeugungsschaltung 36 ist somit die wesentliche erfindungsgemäße Erweiterung eines sonst bekannten Prozessors nach Fig. 4.

Die Einzelheiten einer Ausführungsform der Erzeugungschaltung 36 sind in Fig. 5 dargestellt. Dort wird der Operationscode in einem Decodierer 42 decodiert und einer Vergleichsschaltung

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44 zugeführt. Alle Operationscodes, die zu einer Speicherauffrischung genügend Zeit lassen, sind im Register 40 gespeichert. Der Vergleichsschaltkreis 44 vergleicht den decodierten Operationscode aus dem Decodierer 42 mit allen Operationscodes, die im Register 40 gespeichert sind und gibt im Falle der Übereinstimmung ein Regenerierungssteuersignal an das UND-Glied 46. Bei Auftreten eines Taktimpulses beim UND-Kreis 46 wird ein Signal "Erzwinge Regenerierung" durch die Treiberschaltung 48 an die Speichermoduln übertragen.

Das zum Speichermodul übertragene Erzwingungssignal für die Regenerierung wird normalerweise an den Steuerschaltkreis für die Regenerierung angelegt, der in Fig. 6 näher dargestellt ist. Ohne die genannte Erzwingung wird ein Regenerierungszähler 52 durch ein Oszillatoreingangssignal hochgezählt. Wenn dieser Zähler einen bestimmten Stand erreicht, ist eine Speicherauffrischung erforderlich und es wird eine Verriegelungsschaltung 54 gesetzt, die dem Taktgeber 2OA der Matrize anzeigt, daß ein Regenerierungszyklus gestartet werden muß. Daraufhin wird die Verriegelungsschaltung zurückgesetzt und der Adreßzähler 56 beginnt damit, die Adressen innerhalb des Speichermoduls aufzufrischen. Nach Abschluß eines Auffrischzyklus wird die Verriegelungsschaltung zurückgesetzt; der Zähler wurde schon früher durch ein Ausgangssignal der Verriegelungsschaltung zurückgesetzt. Zu diesem Zeitpunkt wird der Speichermodul für den Prozessor verfügbar und bleibt es, bis der Zählerstand einen neuen Regenerierungszyklus erfordert .

Das Erzwingungssignal für die Regenerierung, das dem ODER-Glied 50 zugeführt wird, hat dieselbe Wirkung wie das Signal des Zählers und führt so zur Regenerierung des Speichermoduls. Wenn kein Erzwingungssignal auftritt bis der Zähler seinen Höchststand erreicht, erfolgt die Regenerierung des Speichers

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in Üblicher Weise. Der Taktgeber für die Matrize (der im Speichermodul üblicherweise enthalten ist) ist in Fig. 3 als Teil der Schnittstellenlogik 20 dargestellt und aus diesem Grund mit den Bezugszeichen 2OA versehen.

Die bisherige Beschreibung bezog sich auf ein Gesamtsystem, in dem die bevorstehende Speicheraktivität bekannt ist. Operationen, die also keinen Speicherzugriff erfordern, können somit festgestellt und alle Speichermoduln des zum Prozessor gehörenden Speichersystems erzwungenermaßen aufgefrischt werden, so daß alle Speicher während der folgenden Speicherzyklen verfügbar sind. Eine weitere Möglichkeit festzustellen, wann ein Erzwingungssignal an das Speichersystem abgegeben werden muß, ist in Fig. 7 dargestellt. Einander entsprechende Elemente sind hier mit gleichen Bezugszeichen dargestellt, die zur Unterscheidung einen Strich tragen. Den in Fig. 4 mit 32 bezeichneten Instruktionsdecoder ist in Fig. 7 das Bezugszeichen 32* zugeordnet. Er empfängt sein Eingangssignal aus einem Instruktionsregister 35', in dem ein Operationsfeld (OP FIELD) )und eine Operationserweiterung (OP EXTENSION) enthalten ist. Der Instruktionsdecodierer liefert an die ROS-Steuerung 34* auf übliche Weise ein Ausgangssignal. Die Operationserweiterung enthält einen Code, der anzeigt, ob die betreffende Instruktion einen Speicherzugriff erfordert oder nicht. Ist keine Speicheroperation notwendig, so wird dies vom Instruktionsdecodierer 32' über eine Ausgangsleitung an das UND-Glied 46* mitgeteilt. In diesem Fall gibt das UND-Glied 46· bei Auftreten eines entsprechenden Taktimpulses ein Erzwingungssignal an das Speichersystem. Ein Treiberschaltkreis 48', der dem Treiber 48 in Fig. 5 entspricht, überträgt das Erzwingungssignal vom Prozessor an das Speichersystem.

Eine weitere Möglichkeit, zugriffsfreie Zeiten für den Speicher zu bestimmen, während denen eine erzwungene Regenerierung ablaufen kann, ist in Fig. 8 dargestellt. Ein Instruktionsdeco-

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dlerer 32'' und ein Instruktionsregister 35'' entsprechen dem oben besprochenen Elementen, ebenso die ROS-Steuerung 34'*. In dieser Ausführungsform besitzen die Worte des Festwertspeichers ein zusätzliches Bit, mit dem solche Operationen angezeigt werden, während denen kein Speicherzugriff erforderlich ist. Da der Festwertspeicher 38'' durch ein Eingangssignal von der ROS-Steuerung 34" aktiviert wird, liefert der Festwertspeicher 38'' sein normales Ausgangssignal, das einem Steuerfeld entspricht, mit dem die Operation des gesamten Prozessors gesteuert wird. Das Ausgangssignal des Festwertspeichers 38*' umfaßt auch die nächste Adresse des Festwertspeichers, die an die Steuerung 34·' gegeben wird, da der Festwertspeicher 38'' üblicherweise für eine Reihe von Instruktionsschritten programmiert ist. Durch die Verwendung eines zusätzlichen Bits in den Speicherworten des Festwertspeichers 38*' werden solche Operationen gekennzeichnet, bei denen mindestens solange kein Zugriff zum Speichersystem erfolgt, wie erforderlich ist, um das Speichersystem zu regenerieren. Wird ein solches spezielles Bit ausgelesen und tritt gleichzeitig ein Taktimpuls an den Eingängen eines UND-Glieds 46'* auf, wird ein Erzwingungssignal für die Regenerierung über die Treiberschaltung 48'' an das Speichersystem gegeben.

Fig. 9 zeigt ein weiteres Ausführungsbeispiel, in dem ein Vielzahl von Prozessoren 10 und 11 in einem System mit einer Vielzahl von Speichermodulen 12' und 14' zusammenarbeiten. Wie üblich, besitzt jeder Prozessor 10 und 11 eine Steuer- und Datenverbindung mit jedem der Speichermoduln 12' und 14', außerdem sind Steuer- und Datenverbindungen zwischen den einzelnen Prozessoren vorhanden. Wie in Systemen mit Mehrfachprozessoren üblich, arbeitet einer als Wartungsprozessor. In diesem Fall ist der Prozessor 10 der Wartungsprozessor, der bestimmt, ob keiner der Prozessoren 10 oder 11 eine Speicheroperation erfordert. In diesem Fall wird ein Regenerierungssignal an alle Speichermoduln geschickt, um alle diese gleichzeitig aufzu-

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frischen. In Systemen der genannten Art, die keinen Wartungsprozessor aufweisen, können alle Prozessoren ein Erzwingungssignal an ein UND-Glied liefern, das somit ein Erzwingungssignal abgibt, wenn alle Prozessoren anzeigen, daß sie keine Speicheroperation benötigen.

Der Betrieb des hier beschriebenen Systems ist im wesentlichen identisch mit dem Betrieb von Datenverarbeitungssystemen, die im Stand der Technik bekannt sind. Die vorliegende Erfindung wird insbesondere eingesetzt auf den Gebieten der sogenannten "MiniProzessoren" und "Mikroprozessoren", die unter der Steuerung eines Festwertspeichers arbeiten. Bei derartigen Systemen werden die Operationen in Serie, d.h. der Reihe nach durchgeführt. Eine Startadresse (SI) , mit der eine bestimmte Serie von Operationen im Festwertspeicher angesprochen wird, liefert im allgemeinen eine Anzeige, ob ausreichend Zeit vorhanden ist, eine Speicherregenerierung durchzuführen, bevor eine Speicheroperation erforderlich wird. Jedesmal wenn eine Speicherauffrischung erfolgt, werden alle Speichereinheiten im System synchronisiert und ergeben somit eine optimale Verfügbarkeit aller Speichereinheiten für den oder die Prozessoren.

In der schon erwähnten Fig. 2A ist die Zeit T der Speicherzyklus, in dem ein dynamischer Speicher von der Zeit t bis zur Zeit t. für den Prozessor verfügbar ist. Im Intervall von ti bis t2 muß das Speichersystem aufgefrischt werden. Unter der Annahme, daß anfänglich alle Speicher gleichzeitig aufgefrischt sind, befindet sich der Speichermodul 1 mit dem Speichermodul 2 in der gleichen zeitlichen Beziehung (und außerdem mit allen anderen Speichermoduln des Systems); dies ist in Fig. 2B dargestellt. Dieser Zustand, in dem alle Speichermoduln zur gleichen Zeit für den Prozessor verfügbar sind, ist höchst wünschenswert und effizient. Aus der Darstellung aus Fig. 2C geht jedoch hervor, daß zwei Speichereinheiten

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möglicherweise "außer Tritt geraten". Dies kann dadurch geschehen, daß ein Speichermodul zu einer Zeit von einem Prozessor benötigt ist, in der eine Kollision mit einem normalen Regenerierzyklus erfolgt. Nach Fig. 2C muß ein Regenerierzyklus (At) vor dem gewünschten Speicherzugriff-Zyklus t_ erfolgen. Dadurch verliert Speichermodul 2 automatisch seine Synchronisation mit Speichermodul 1. Durch die hier beschriebene erzwungene Regenerierung tritt dieser Fall mit geringerer Wahrscheinlichkeit auf, da der Speicher normalerweise kurz vor Durchführung eines Speicherzyklus aufgefrischt wurde. Sollte aber trotzdem das in Fig. 2 dargestellt Problem auftreten, so verschwindet es automatisch bei der nächsten zugriffsfreien Zeit des Speichers, die vom Prozessor angezeigt wird, da dann alle Speichermoduln wieder miteinander synchronisiert werden.

Die erzwungene Regenerierung mit der mehrfach vorhandene Speichermoduln entsprechend Fig. 2B synchronisiert werden, erfolgt mit Hilfe der in Fig. 3 dargestellten Struktur. Prozessor 10 und Speichermodulen 12 und 14 arbeiten in der bekannten Weise; zusätzlich weisen sie eine Leitung "Erzwinge Regenerierung" vom Prozessor 10 zu jedem der Speichermoduln 12 und 14 auf. Wenn Prozessor 10 feststellt, daß der Speicher während einer Zeit nicht benötigt wird, die ausreicht, um die Regenerierung durchzuführen, wird ein Erzwingungssignal an die Speichermoduln 12 und 14 übertragen, so daß diese gleichzeitig aufgefrischt werden. Dieses Erzwingungssignal geht der internen Regenerierung vor, die von den Steuerschaltungen 28, 28* bestimmt wird, und bewirkt, daß die Speichermoduln dem Prozessor 10 während der nachfolgenden Speicherzyklen zur Verfügung stehen. Wenn der Prozessor 1O jedoch Speicheroperationen für eine Zeitspanne erfordert, die größer ist als die natürliche Speicherzeit der Speicherelemente, müssen natürlich die internen Regeneriersteuerungen 28 und 28· die Auffrischung

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besorgen. Während eines nachfolgenden Zyklus im Prozessor 10, der ohne Speicher ablaufen kann, wird die erzwungene Regenerierung jedoch alle Speichermodulen wieder auf die synchrone Betriebsweise zurückführen. Die Vielzahl der Speichermoduln, die im Stand der Technik asynchron arbeiten, stehen somit dem Prozessor 10 synchron zur Verfügung.

Eine Möglichkeit, wie Prozessor 10 festssteilen kann, daß eine erzwungene Regenerierung stattfinden soll, ist in Fig. 4 dargestellt. Die Instruktionen sind normalerweise in einem Instruktionsregister 36 gespeichert, bevor sie an den Instruktionsdecodierer 32 gelangen. Der Instruktionsdecodierer 32 liefert die Startadresse (SI) an ein ODER-Glied innerhalb der ROS-Steuerung 34. In einer Ausführungsform liefert der Instruktionsdecodierer 32 auch einen decodierten OP-Code an die Erzeugungsschaltung 36 für das Erzwingungssignal. Die Erzeugungsschaltung 36 empfängt weiterhin einen Taktimpuls aus dem (nicht dargestellten) Taktgeber des Prozessors 10, so daß jedes Erzwingungssignal synchron mit dem Rest des Systems ist. Die ROS-Steuerung 34 liefert ein Ausgangssignal an den Festwertspeicher 38, der daraufhin eine Reihe von Adressen abarbeitet, die an den ODER-Schaltkreis der ROS-Steuerung 34 gegeben werden. Während dieser Zeit ist es möglich, daß keine Speicheroperation erforderlich ist. In diesem Fall führt der von der Erzeugungsschaltung 36 empfangene OP-Code zur Aussendung des Signals "Erzwinge Regenerierung" an das Speichersystem.

In Fig. 5 ist die Erzeugungsschaltung von Fig. 5 für das Erzwingungssignal genauer dargestellt. In einer Ausführungsform umfaßt die Erzeugungsschaltung 36 eine Speichereinheit mit allen OP-Codes, für die keine Speicheroperation erforderlich ist und bei denen genügend Zeit zur Verfügung steht, um eine Speicherregenerierung durchzuführen. Diese OP-Codes können beispielsweise im Register 40 gespeichert werden. Der neu ein-

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treffende OP-Code wird durch den Decodierer 4 2 decodiert, dessen Ausgang mit jedem der in Register 40 gespeicherten OP-Codes durch den Vergleichschaltkreis 44 verglichen wird. Das Register 40 kann beispielsweise ein umlaufendes Schieberegister sein, das laufend die gespeicherten OP-Codes dem Schaltkreis 44 anbietet. Ergibt der Vergleich Übereinstimmung, d.h. liegt ein OP-Code vor,in dem keine Speicheroperation innerhalb der bestimmten Zeitspanne erforderlich ist, gelangt ein Ausgangssignal an das UND-Glied 46, dessen anderer Eingang mit einem Taktimpuls beaufschlagt wird. Während der entsprechenden Taktperiode liegt also über das UND-Glied 46 ein Signal an der Treiberschaltung 48, die ein Erzwingungssignal an alle Speichermoduln abgibt.

Das Erzwingungssignal für die Regenerierung gelangt zu den ODER-Gliedern 50 der Regenerierungssteuerung 28 nach Fig. 6, bzw. Fig. 3. Die Steuerung 28 weist an ihrem Zähler 52 einen zweiten Eingang auf. Dieser zweite Eingang ist ein Oszillatorsignal, das üblicherweise vom Prozessor 10 geliefert wird. Der Ausgang des Regenerier-Zählers 52 gelangt auch zum ODER-Glied 50, dessen Ausgang zu der Verriegelungsschaltung 54 geführt wird. Diese Verriegelungsschaltung 54 liefert ein Ausgangssignal an den Taktgeber 2OA der Matrize, und außerdem ein Zurücksetzsignal an den Zähler 52. Der Taktkreis 2OA liefert ein Zurücksetzsignal an die Verriegelungsschaltung 54 und zählt außerdem den Adreßzähler 56 hoch, der die aufzufrischende Adresse an die Schnittstellenlogik 20 liefert, die sie ihrerseits an die entsprechenden Speichermatrizen weitergibt. Der erfindungsgemäß geänderte Teil der Regenerierungssteuerung 28 nach Fig. 6 besteht aus einem ODER-Glied 50, mit dem ein Signal höherer Priorität geliefert wird, mit dem die Verriegelungsschaltung 54 gesetzt und der Zähler 52 zurückgesetzt wird, ohne daß ein Ausgangssignal vom Zähler 52 erforderlich ist.

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Die Durchführung der Speicher-Regenerierung während sowieso verfügbarer Systemzeit führt im Vergleich zu den bisher üblichen Methoden zur Speicherauffrischung zu einer Verbesserung im Dereich einer Größenordnung. Die Erfindung kann auch als diagnostisches Hilfsmittel verwendet werden, da sich mit dem Erzwingungssignal verschiedene Fehler, wie beispielsweise ein fehlerhafter Taktgeber ermitteln lassen. Im Fall eines teilweisen Zusammenbruchs der Speisespannung muß eine häufigere Regenerierung erfolgen. Da der Zähler in den Speichermodulen auf einen vorbestimmten Wert eingestellt ist, können die dadurch bestimmten Zeitspannen die natürliche Speicherzeit der Elemente übersteigen, wenn eine zu geringe Speisespannung anliegt. In derartigen Fällen kann der Prozessor in kürzeren Abständen Regenerierungen erzwingen, um damit einem Datenverlust vorzubeugen.

Als weitere Anwendung kann beim ersten Einschalten des Systems die Erzwingungsleitung aktiviert werden, um damit den Speicher vor den tatsächlichen Zugriffen in Betrieb zu setzen. Das System ist dann schon in einem verläßlichen Betriebszustand wenn die ersten Programmausführungen anlaufen.

Ein besonders günstiges Anwendungsgebietder Erfindung ist in Steuereinheiten in denen die Einzeloperationen seriell hintereinander ablaufen und verschieden lange Zeit beanspruchen. In diesem Fall ist es relativ einfach, bei Beginn einer bestimmten Operation festzustellen, ob ausreichend Zeit zur Verfügung steht, innerhalb der keine Speicheroperation erforderlich ist. Solche Zeitspannen können leicht durch geeignete Indikatoren kenntlich gemacht werden und stehen dann zur Speicherregenerierung zur Verfügung.

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Claims

PATENTANSPRÜCHE

M _v Datenspeicher für elektronische Rechenanlagen mit mindestens einem Prozessor, wobei der Speicher aus mindestens einem Speichermodul besteht, dessen Information in periodischen Abständen durch modulinterne Regeneriereinrichtungen aufgefrischt wird, dadurch gekennzeichnet, daß eine weitere Einrichtung vorhanden ist, die unter Steuerung des Prozessors eine Regenerierung des Moduls einleitet.
2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher aus mehreren unabhängigen Speichermoduln besteht, daß die weitere Einrichtung allen Speichermoduln gemeinsam ist und daß sie die gleichzeitige Regenerierung aller Moduln einleitet.
3. Datenspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die weitere Einrichtung aus einer vom Prozessor beaufschlagten Steuerleitung ("Erzwinge Regenerierung" Fig. 3) besteht, die allen modul-internen Regeneriereinrichtungen (23, 28', Fig. 3) parallel zugeführt ist und über ein ODER-Glied (50, Fig. 6) mit der Auslöseeinrichtung (54) für den Regeneriervorgang verbunden ist.
4. Verfahren zur Regenerierung eines Datenspeichers nach einem oder mehr der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Prozessor ein Signal zur Einleitung der Regenerierung dann abgibt, wenn in dem Prozessor Operationen eingeleitet werden, die keinen Speicherzugriff benötigen und die längere Zeit in Anspruch nehmen, als für die Regenerierung der Speichermodule notwendig ist.

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5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Prozessor eine Regenerierung einleitet, wenn eine Instruktion durchzuführen 1st, deren Bearbeitung durch den Prozessor ohne Speicherzugriffe länger dauert als die Regenerierung der Speichermodule.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß nach Einleitung der Regenerlervorgänge durch den Prozessor die Modul-Internen Regeneriereinrichtungen in derselben Weise arbeiten, wie bei Einleitung der Regenerierung durch die Speichermodul selbst.
7. Verfahren zur Regenerierung eines Datenspeichers nach einem oder mehr der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Prozessor eine Regenerierung einleitet, wenn infolge Fehlerbedingungen ein Informationsverlust droht und die modul-internen Regeneriereinrichtungen nicht ansprechen.
8. Einrichtung zur Durchführung des Verfahrens nach Anspruch 5, dadurch gekennzeichnet, daß der Prozessor Speichereinrichtungen (40) zur Identifizierung aller Instruktionen ohne Speicherzugriff und langer Ausführungsdauer sowie Vergleichseinrichtungen enthält, die jede dem Prozessor zur Bearbeitung zugeführte Instruktion mit den gespeicherten Instruktionen vergleicht, um bei Übereinstimmung ein Regeneriersignal zu erzeugen.
9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Regeneriersignal über eine Treiberschaltung (48, Fig. 5) allen Speichermodulen zugeführt wird, sobald ein UND-Glied (46) ein Ausgangssignal erzeugt, dessen Eingangssignale das Ubereinstimmungssignal des Vergleichs und ein Taktsignal sind.

FI 976 O27

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10. Einrichtung zur Durchführung des Verfahrens nach Anspruch 5, dadurch gekennzeichnet, daß in der vom Prozessor verarbeiteten Instruktion ein Indikationsbit enthalten ist, das anzeigt,ob es sich um eine Instruktion ohne Speicherzugriff mit langer Ausführungsdauer handelt.
11. Einrichtung zur Durchführung des Verfahrens nach Anspruch 5, dadurch gekennzeichnet, daß der Prozessor unter Mikroprogrammsteuerung arbeitet und jedes aus einem Festwertspeicher (34, Fig. 4) ausgelesene Steuerwort ein Indikationsbit enthält, das anzeigt, ob die durchzuführende Mikroinstruktion keinen Speicherzugriff und eine lange Ausführungsdauer erfordert.
12. Einrichtung zur Durchführung des Verfahrens nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die elektronische Rechenanlage mehrere Prozessoren aufweist, unter denen einer als Wartungsprozessor fungiert und das Signal zur Speicherregenerierung erzeugt.
13. Einrichtung zur Durchführung des Verfahrens nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die elektronische Rechenanlage mehrere Prozessoren aufweist und ein UND-Glied vorgesehen ist, dem als Eingangssignale die Steuersignale zur Einleitung einer Regeneration aller Prozessoren zugeführt werden und dessen Ausgangssignal das allen Speichermoduln zugeführte Steuersignal ist.

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