JPS58171788A - リフレツシユ制御方式 - Google Patents
リフレツシユ制御方式Info
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- JPS58171788A JPS58171788A JP57053314A JP5331482A JPS58171788A JP S58171788 A JPS58171788 A JP S58171788A JP 57053314 A JP57053314 A JP 57053314A JP 5331482 A JP5331482 A JP 5331482A JP S58171788 A JPS58171788 A JP S58171788A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｍ羽の技術分野
本発明は、メモリ装置を有するデータ処理装置に於−て
１．メモリ装置のリフレッシ島要求とアクセス要求との
競合確率を小さくすることができるリフレッシェ制御方
式Ｋｌｌするもので弗る。
１．メモリ装置のリフレッシ島要求とアクセス要求との
競合確率を小さくすることができるリフレッシェ制御方
式Ｋｌｌするもので弗る。
従来技術と問題点
ダイナミックメモリは高集積化韮びに低電力化が可能で
あるが、記憶内容ｔ−保持する為に周期的にリフレッシ
ュ動作を行なわなければならないものである。従ってダ
イナミックメモリを用い大メモリ装置に於−ては、例え
ばリフレｙ Ｖ ＆カウンタを設けて所定時間毎にす７
レツシ為要求を出す構成が用いられてｉる。このリフレ
ッンエ要求ハデータアクセスｌ！求よルも優先順位が高
いものでおるから、データｍ、ｍ装置からのアクセス要
求とリフレッシ晶費求とが同一時点で発生しぇ場合、す
７ Ｌ／ ｙ Ｖ工動作が終了するまでアクセス要求カ
持合わされることになル、その間データ旭ｍ装置も待合
せ状−となル、処ｍ能力が低下することになる。
あるが、記憶内容ｔ−保持する為に周期的にリフレッシ
ュ動作を行なわなければならないものである。従ってダ
イナミックメモリを用い大メモリ装置に於−ては、例え
ばリフレｙ Ｖ ＆カウンタを設けて所定時間毎にす７
レツシ為要求を出す構成が用いられてｉる。このリフレ
ッンエ要求ハデータアクセスｌ！求よルも優先順位が高
いものでおるから、データｍ、ｍ装置からのアクセス要
求とリフレッシ晶費求とが同一時点で発生しぇ場合、す
７ Ｌ／ ｙ Ｖ工動作が終了するまでアクセス要求カ
持合わされることになル、その間データ旭ｍ装置も待合
せ状−となル、処ｍ能力が低下することになる。
このような問題を解決しようとして従来から種々の方式
が提案されてｉる０例えばメ毫り装置にアクセスした場
合は、アクセス番地に対するリフレッシ−動作を省略し
、リフレッシ島動作の回数を減少させる方式等がある。
が提案されてｉる０例えばメ毫り装置にアクセスした場
合は、アクセス番地に対するリフレッシ−動作を省略し
、リフレッシ島動作の回数を減少させる方式等がある。
しかし、このような従来の方式によってもリフレッシ島
要求とアクセス要求との競合がしはしは生じるものであ
り良。
要求とアクセス要求との競合がしはしは生じるものであ
り良。
発明の目的
本発明は、メモリ装置に対するアクセス要求がない状態
を判断してリフレッシ島動作を行なわせることによｐｌ
リフレッシＳ１！求とアクセス要求との競合確率を小
さくすることを目的とするものである。以下実施例につ
いて詳細にｉｔ明する。
を判断してリフレッシ島動作を行なわせることによｐｌ
リフレッシＳ１！求とアクセス要求との競合確率を小
さくすることを目的とするものである。以下実施例につ
いて詳細にｉｔ明する。
発明の実施例
絽１図は本発明の実施例の賛郁ブロック線図でめｐ、デ
ータ処造装ｗｔｃｃａ、ｃＣ１、メ毫す制御線＠ＭＭＣ
Ｏ，ＭＭＣ１、メモリ輪＠ＭＭＣＪ、ＭＭ１が二重化構
成の場合について示す。同図に於−て、 ＥＩｊｌＣＯ
。
ータ処造装ｗｔｃｃａ、ｃＣ１、メ毫す制御線＠ＭＭＣ
Ｏ，ＭＭＣ１、メモリ輪＠ＭＭＣＪ、ＭＭ１が二重化構
成の場合について示す。同図に於−て、 ＥＩｊｌＣＯ
。
ＥＥＦＣ１はリフレッシュカウンタ、ＭにＭＱ 、 Ｍ
ＣＭ １はマイクロプログラム制御メモリ、ＩＩＩＬＯ
，ＩＩＨＬｌはセレクタ、ＣＦＯ，ＣＦｌは競合回路、
ＣＨＣはチャネル装置、０１０〜Ｇ５０，０１１〜Ｇ５
１はゲート囲路、ＡＢＦは０系と１系の切換制御信号で
、′０”でΩ系。
ＣＭ １はマイクロプログラム制御メモリ、ＩＩＩＬＯ
，ＩＩＨＬｌはセレクタ、ＣＦＯ，ＣＦｌは競合回路、
ＣＨＣはチャネル装置、０１０〜Ｇ５０，０１１〜Ｇ５
１はゲート囲路、ＡＢＦは０系と１系の切換制御信号で
、′０”でΩ系。
′１”で１系が現用状態となる。
リフレッシュカウンタＲＨ１’ＣＯ，ＲＥＦＣ１ｄクロ
ックをカウントして例えば１５．５μｓ毎にリフレッシ
島要求の信号をゲート回路Ｇ４０ 、 Ｇ４１ ｉ介し
て競合回路ＣＦＯ，ＣＦ１に加え、ゲート囲路Ｑ２０
、 Ｇ５０ 。
ックをカウントして例えば１５．５μｓ毎にリフレッシ
島要求の信号をゲート回路Ｇ４０ 、 Ｇ４１ ｉ介し
て競合回路ＣＦＯ，ＣＦ１に加え、ゲート囲路Ｑ２０
、 Ｇ５０ 。
Ｇ２１ 、 Ｇ５１からの信号をクリア信号としてカウ
ント内容をクリアする。そしてクリアされ死後例えばＢ
ｓ１１間ゲート囲路Ｇ１０． Ｇ１１を閉じる信号を出
力する。
ント内容をクリアする。そしてクリアされ死後例えばＢ
ｓ１１間ゲート囲路Ｇ１０． Ｇ１１を閉じる信号を出
力する。
マイクロプログラム制御メモリＭＣＭＯ，ＭＣＭｌは、
メ篭り装置ＭＭＯ、ＭＭｌをアクセスする為のインスト
ラクシ望ｙノエッチ、オペランドフェッチ、オペフント
スドア等の命令についてセレクタ５ＩＩＬＯ。
メ篭り装置ＭＭＯ、ＭＭｌをアクセスする為のインスト
ラクシ望ｙノエッチ、オペランドフェッチ、オペフント
スドア等の命令についてセレクタ５ＩＩＬＯ。
ＥＥＬ １にメモリアクセス要求信号を出力し、又メモ
リ装［ＭＭＯ、ＡｆＭｌにアクセスする必要のない命令
のうち、所定の命奮内にり７レツシエ費求が設けられて
いる。
リ装［ＭＭＯ、ＡｆＭｌにアクセスする必要のない命令
のうち、所定の命奮内にり７レツシエ費求が設けられて
いる。
競合回路ＣＦＯ，ＣＦｌはデータ処ｍ装置ｃｃａ。
ＣＣ１からのアクセス要求、リフレッ７＆要求、チャネ
ル装置ＣＨＣからのアクセス要求等につｉての競合処理
を行なうものでＴｏル、例えはりフレッシュカウンタＲ
ＥＦＣＯ，ＲＥＦＣｌによるり７レツシエ費求が命令実
行中に発生し、インストフクシ■ンフェッチ、オペラン
ドフェッチ、オペランドストア等の要求と競合した場合
は、す７レツシＪｌｌ−要求は、メモリアクセスの空き
時間まで！！嬌される。仁の命令実行中に、メモリアク
セスの空き時間がない場合は、次の命令の７工ツチ動作
まで遅延されるか、この場合のりフレッシェ動作の遅延
時間は例えば２ ｓｓ ｉｊ ［以下に設定されている
。
ル装置ＣＨＣからのアクセス要求等につｉての競合処理
を行なうものでＴｏル、例えはりフレッシュカウンタＲ
ＥＦＣＯ，ＲＥＦＣｌによるり７レツシエ費求が命令実
行中に発生し、インストフクシ■ンフェッチ、オペラン
ドフェッチ、オペランドストア等の要求と競合した場合
は、す７レツシＪｌｌ−要求は、メモリアクセスの空き
時間まで！！嬌される。仁の命令実行中に、メモリアク
セスの空き時間がない場合は、次の命令の７工ツチ動作
まで遅延されるか、この場合のりフレッシェ動作の遅延
時間は例えば２ ｓｓ ｉｊ ［以下に設定されている
。
又マイクロプログラム制御メモリＭＣＭ Ｏ、ＭＣＭ
ｉによるリフレッシ島要求がリフレッシュカウンタによ
るリフレｙ９ユ要求又はチャネル装置ＣＨＣからのメモ
リアク七ス豊求と鏡合し九場合、競合−路ＣＦＯ，ＣＦ
１に於いて優先順位が低−ものとしてマイクロプログラ
ム制御メモリＭＣＭＯ，ＭＣＭｌにょるリフレッシ島要
求を消滅させる。
ｉによるリフレッシ島要求がリフレッシュカウンタによ
るリフレｙ９ユ要求又はチャネル装置ＣＨＣからのメモ
リアク七ス豊求と鏡合し九場合、競合−路ＣＦＯ，ＣＦ
１に於いて優先順位が低−ものとしてマイクロプログラ
ム制御メモリＭＣＭＯ，ＭＣＭｌにょるリフレッシ島要
求を消滅させる。
以下０系と１系とを識別する各部の符号の末尾のｒｏｊ
ｌｌＩＪを省略して動作の説明をする。
ｌｌＩＪを省略して動作の説明をする。
Ｘ−Ｙ命令の実行に於いては第２図に示すタイムチャー
トに従って行なわれる。なお先行制御の場合を示し、
Ｉ−Ｊ’はインストラクＶｉＩンフエツチで、Ｊ番地
命令実行直前のｚ−７’に於いては、Ｊ＋１９地命令の
７エツチが行なわれていることになる。このＪ番地命令
はｂ （ｒ’＋）Ａ（ｒ２）ｄ→デ１、即ちレジスタ
ｒ１の内容上反転し、レジスタブ２の桁指定逼れた内容
とのアンド条件をレジスタｒ′、にセットすることを意
味しｓ （Ｒ’）→５ＨＣＥは桁指定情報を７７トレ
ジスタ５ＨＣＩＩにセットすることを示し、（ｒ、）→
ＱＦｉレジスメデ、の内容を反転してバッフ７Ｑにセッ
トすることを示す。次の（ｒｘ）ｔ→５ＨＪＲはレジス
タｒ２の内Ｓｔ−シフトレジスタ５ＨＣＥで示される桁
指定情報に従ってシフトバッファ ５ＨＢＲにセットす
ることを示し、（Ｑ） ’ ＜５ＨＢＲ）→Ｖ、はバッ
ファＱの内容とシフトパックｙ ５ＨＢＥとのアンド出
力をレジスタ、Ｓにセットすることを示す。
トに従って行なわれる。なお先行制御の場合を示し、
Ｉ−Ｊ’はインストラクＶｉＩンフエツチで、Ｊ番地
命令実行直前のｚ−７’に於いては、Ｊ＋１９地命令の
７エツチが行なわれていることになる。このＪ番地命令
はｂ （ｒ’＋）Ａ（ｒ２）ｄ→デ１、即ちレジスタ
ｒ１の内容上反転し、レジスタブ２の桁指定逼れた内容
とのアンド条件をレジスタｒ′、にセットすることを意
味しｓ （Ｒ’）→５ＨＣＥは桁指定情報を７７トレ
ジスタ５ＨＣＩＩにセットすることを示し、（ｒ、）→
ＱＦｉレジスメデ、の内容を反転してバッフ７Ｑにセッ
トすることを示す。次の（ｒｘ）ｔ→５ＨＪＲはレジス
タｒ２の内Ｓｔ−シフトレジスタ５ＨＣＥで示される桁
指定情報に従ってシフトバッファ ５ＨＢＲにセットす
ることを示し、（Ｑ） ’ ＜５ＨＢＲ）→Ｖ、はバッ
ファＱの内容とシフトパックｙ ５ＨＢＥとのアンド出
力をレジスタ、Ｓにセットすることを示す。
このＪ番地命令の実行に於いては、メモリ装置ＭＷの７
エツチ又はストアのマイクロ命令を含まないので、イン
ストラクン望ン７エツチＩ−Ｆ間に２ステツプのメモリ
アクセスを行なわない期間が生じ、マイクロプログラム
制御メモリＭＣＭによるリフレッシュ要求が可能となル
チャネル義ｔ ｃｎｃからのアクセス要求と競合しなけ
れば、す７レツシ：ＬＩＩｂ作ＲＥ！’が行なわれる。
エツチ又はストアのマイクロ命令を含まないので、イン
ストラクン望ン７エツチＩ−Ｆ間に２ステツプのメモリ
アクセスを行なわない期間が生じ、マイクロプログラム
制御メモリＭＣＭによるリフレッシュ要求が可能となル
チャネル義ｔ ｃｎｃからのアクセス要求と競合しなけ
れば、す７レツシ：ＬＩＩｂ作ＲＥ！’が行なわれる。
このリフレッシュ要求を競合回路ＣＦが受付けてリフレ
ッ７−動作七行なわせることにより、ゲート−路Ｇ２ｆ
介してりフレッシュカウンタＥｌｉ：ＦＣにクリア信号
が加工られ、リフレッシュカウンタＲ１ｊｊｉ”Ｃのク
リアが行なわれる事によルハードタイマからのりフレッ
シュを遅延させる。例えは８声Ｓ関マイクロプロダクム
制御メモリＭＣＭによるリフレッシエ豐求ｔ″類止する
信号をゲート回ｗＩＧ１に加える。即ちりフレッシュカ
ウンタＲＥＦＣからａｏｌの信号をゲート１路Ｇ１に加
えて、マイクロプログラム制御メモリＭＣＭからセレク
タＥＥＬ ｔ−介したリフレッシＪＬｌＩ求を競合回路
ＣＦに入力しないようにし、過剰リフレツシユになる事
を防ぐ。
ッ７−動作七行なわせることにより、ゲート−路Ｇ２ｆ
介してりフレッシュカウンタＥｌｉ：ＦＣにクリア信号
が加工られ、リフレッシュカウンタＲ１ｊｊｉ”Ｃのク
リアが行なわれる事によルハードタイマからのりフレッ
シュを遅延させる。例えは８声Ｓ関マイクロプロダクム
制御メモリＭＣＭによるリフレッシエ豐求ｔ″類止する
信号をゲート回ｗＩＧ１に加える。即ちりフレッシュカ
ウンタＲＥＦＣからａｏｌの信号をゲート１路Ｇ１に加
えて、マイクロプログラム制御メモリＭＣＭからセレク
タＥＥＬ ｔ−介したリフレッシＪＬｌＩ求を競合回路
ＣＦに入力しないようにし、過剰リフレツシユになる事
を防ぐ。
第３図は命令動作、リフレッシュカウンタ及びリフレッ
ンエ動作のタイムチャート管示し、前述の如＜ｒ−ｙ命
令の実行に伴なってリフレッシエ動作ＲＩＦが行なわれ
、リフレッシュカウンタＥＥ）’Ｃはクリアされる。す
７レツ７＆カクンタＥＥＦＣはクリアされ九ことによプ
再びクロックをカウントしてリフレッシエ周期ＥＣＹの
例えば１５５μｓ毎に９７レツシユ要求を出すように動
作し、又マイクロプログラム制御メ七りＭＣＭによる短
期間の繰返しり７レツシエ豐求を無効する信号を、例え
は８＃Ｓの間出力する。第ｓ図では期間Ａとして示す。
ンエ動作のタイムチャート管示し、前述の如＜ｒ−ｙ命
令の実行に伴なってリフレッシエ動作ＲＩＦが行なわれ
、リフレッシュカウンタＥＥ）’Ｃはクリアされる。す
７レツ７＆カクンタＥＥＦＣはクリアされ九ことによプ
再びクロックをカウントしてリフレッシエ周期ＥＣＹの
例えば１５５μｓ毎に９７レツシユ要求を出すように動
作し、又マイクロプログラム制御メ七りＭＣＭによる短
期間の繰返しり７レツシエ豐求を無効する信号を、例え
は８＃Ｓの間出力する。第ｓ図では期間Ａとして示す。
この期間Ａ経過後の期間ＥＫ再びＸ−Ｙ命令が実行され
ると、それに伴なってリフレッシエ動作、リフレッシュ
カウンタｎｘｙｃのクリアが行なわれる。その後、！・
Ｙ命令勢の実行に伴なうマイクロプログラム制御メモリ
ＭＣＭによるリフレッシュ要求がなけれは、すフレッシ
ュ周期ＥＣＹによるリフレッシュカウンタＥＩＩＦＣか
らのリルｖ−７エ賛求によシ、す７レツ７工動作ＥＩｊ
Ｆが行なわれる。
ると、それに伴なってリフレッシエ動作、リフレッシュ
カウンタｎｘｙｃのクリアが行なわれる。その後、！・
Ｙ命令勢の実行に伴なうマイクロプログラム制御メモリ
ＭＣＭによるリフレッシュ要求がなけれは、すフレッシ
ュ周期ＥＣＹによるリフレッシュカウンタＥＩＩＦＣか
らのリルｖ−７エ賛求によシ、す７レツ７工動作ＥＩｊ
Ｆが行なわれる。
この場合の期間Ｂ′は例えば７．５ａｌｌである。
発明の詳細
な説明したように、本発明は、マイクロプログラム制御
メモリＭＣＭに、メモリアクセス要求のない命令実行に
於いてり７レツ７＝−要求を出力するマイクロ命令を設
け、競合回路ＣＪＰで扛チャネル装置ＣＨＣ等からのメ
モリアクセス要求と競合しないマイクロプログラム制御
メモリＭＣＭによるリフレッシュ要求によｐメモリ装置
ＭＷのリフレジＹユ動作を行なわせると共に、す７レク
Ｖ＆カウンタＲＩ：ＦＣｔ−クリアし、マイクロプログ
ラム制御メモリＭＣＭによるリフレッシュ要求が無ｉ場
金中メモリアクセス要求と競合して無効にされて、リフ
レッシュカウンタＲＥＦＣによるリツレツシＪＬＩ！求
が発生したとｆｉは、このリフレッシュ要求によｐメモ
リ装置ＭＷのリフレツシエ動作を行なわせるものでＴｏ
シ、前述のＸ−Ｙ＠４／を畳の実行に於いてメモリアク
セス【要しないことがめるので、その空き時間を利用し
てリフレツシエ動作を行なわせることかできるから、メ
モリアクセス要求とリフレッシュ要求との競合確率が著
しく小さくなる。
メモリＭＣＭに、メモリアクセス要求のない命令実行に
於いてり７レツ７＝−要求を出力するマイクロ命令を設
け、競合回路ＣＪＰで扛チャネル装置ＣＨＣ等からのメ
モリアクセス要求と競合しないマイクロプログラム制御
メモリＭＣＭによるリフレッシュ要求によｐメモリ装置
ＭＷのリフレジＹユ動作を行なわせると共に、す７レク
Ｖ＆カウンタＲＩ：ＦＣｔ−クリアし、マイクロプログ
ラム制御メモリＭＣＭによるリフレッシュ要求が無ｉ場
金中メモリアクセス要求と競合して無効にされて、リフ
レッシュカウンタＲＥＦＣによるリツレツシＪＬＩ！求
が発生したとｆｉは、このリフレッシュ要求によｐメモ
リ装置ＭＷのリフレツシエ動作を行なわせるものでＴｏ
シ、前述のＸ−Ｙ＠４／を畳の実行に於いてメモリアク
セス【要しないことがめるので、その空き時間を利用し
てリフレツシエ動作を行なわせることかできるから、メ
モリアクセス要求とリフレッシュ要求との競合確率が著
しく小さくなる。
従ってデータ処理装置の処理能力を向上することかで龜
る。
る。
なお競合回路ＣＦに於ける競合処理は、リフレッシ１カ
クンタＥＩＦＣによるリフレツＶＳ−＊求を最優先させ
るようにすることも勿論可能でＴｏ如、又前述の実施例
の如く命令の７工ツチ動作の空電時間を利用する場合に
於いて、最大遅延時間を定めて、その最大遅延時間を超
過しないようにリフレッシュ要求を優先させるようにす
ることもできる。その他事発明は前述の実施例にのみ限
定され◆ものではなく、種々付加変貴し得るものである
。
クンタＥＩＦＣによるリフレツＶＳ−＊求を最優先させ
るようにすることも勿論可能でＴｏ如、又前述の実施例
の如く命令の７工ツチ動作の空電時間を利用する場合に
於いて、最大遅延時間を定めて、その最大遅延時間を超
過しないようにリフレッシュ要求を優先させるようにす
ることもできる。その他事発明は前述の実施例にのみ限
定され◆ものではなく、種々付加変貴し得るものである
。
１１の簡単な説明
第１図は本発明の実施例の要部ブロック線図、籐２＃Ａ
及び＃Ｉ５図は本発明の実施例の動作説明用タイムチャ
ートである。
及び＃Ｉ５図は本発明の実施例の動作説明用タイムチャ
ートである。
ＣＣＯ，ＣＣ１はデータ処ｍ装置、ＭＭＣＯ、ＭＭＣ１
はメモリ制御装置、ＫＭ Ｏｒ ＭＭ １抹メモリ装置
、ＲＥＦＣＯ＋ＲＩｊｉ’Ｃ； １はり７レツ７エカク
ｙり、ＭＣＭ Ｏ、ＭＣＭ １はマイクロプログラム制
御メモリ、ＩＩＩＩＬＱ、 １ＩＩＬ１はセレクタ、
ＣＦＱ、ＣＦｌは競合回路、ＣＨＣはチャネル装置であ
る。
はメモリ制御装置、ＫＭ Ｏｒ ＭＭ １抹メモリ装置
、ＲＥＦＣＯ＋ＲＩｊｉ’Ｃ； １はり７レツ７エカク
ｙり、ＭＣＭ Ｏ、ＭＣＭ １はマイクロプログラム制
御メモリ、ＩＩＩＩＬＱ、 １ＩＩＬ１はセレクタ、
ＣＦＱ、ＣＦｌは競合回路、ＣＨＣはチャネル装置であ
る。
特許出願人富士通株式会社
代理人弁理士玉蟲久五部
外Ｓ名
Claims (1)
- 【特許請求の範囲】 ダイナミックメモリによシ構成されたメモリ装ａｔ有す
るデータ処理装置に於いて、一定周期で前記メモリｆ装
置のす７レツＺ＆動作を行なわせる為のり７しｙ／：Ｌ
カウンタと、メモリアクセス要求及びり７レノ７エ要求
の競合を処理する競合−路と、マイクログログツム制御
メモリとを備え、該マイクログログツム制御メモリに、
前記メモリ装置に対するアクセス要求のない命令実行に
於いてり７レツ７エ要求を出力するマイクａ命令を設け
、前記競合回路鉱、メモリアクセス要求と競合しない前
記マイクログログツム制御メ篭すによるリフレッシ島要
求によＣｍｍ起上モリ装置９７レツシ工動作【行なわせ
て、前記す７レツＧ’＆カク／り會クリアすることを４
Ｉ倣とするり７レツシ具１１１１＃方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053314A JPS58171788A (ja) | 1982-03-31 | 1982-03-31 | リフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053314A JPS58171788A (ja) | 1982-03-31 | 1982-03-31 | リフレツシユ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171788A true JPS58171788A (ja) | 1983-10-08 |
| JPH047035B2 JPH047035B2 (ja) | 1992-02-07 |
Family
ID=12939253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053314A Granted JPS58171788A (ja) | 1982-03-31 | 1982-03-31 | リフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182353A2 (en) * | 1984-11-19 | 1986-05-28 | Fujitsu Limited | Random access memory device formed on a semiconductor substrate having an array of memory cells divided in sub-arrays |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355918A (en) * | 1976-10-29 | 1978-05-20 | Ibm | Data processing system |
-
1982
- 1982-03-31 JP JP57053314A patent/JPS58171788A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355918A (en) * | 1976-10-29 | 1978-05-20 | Ibm | Data processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182353A2 (en) * | 1984-11-19 | 1986-05-28 | Fujitsu Limited | Random access memory device formed on a semiconductor substrate having an array of memory cells divided in sub-arrays |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047035B2 (ja) | 1992-02-07 |
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