JPS58171788A - リフレツシユ制御方式 - Google Patents
リフレツシユ制御方式Info
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- JPS58171788A JPS58171788A JP57053314A JP5331482A JPS58171788A JP S58171788 A JPS58171788 A JP S58171788A JP 57053314 A JP57053314 A JP 57053314A JP 5331482 A JP5331482 A JP 5331482A JP S58171788 A JPS58171788 A JP S58171788A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
M羽の技術分野
本発明は、メモリ装置を有するデータ処理装置に於−て
1.メモリ装置のリフレッシ島要求とアクセス要求との
競合確率を小さくすることができるリフレッシェ制御方
式Kllするもので弗る。
1.メモリ装置のリフレッシ島要求とアクセス要求との
競合確率を小さくすることができるリフレッシェ制御方
式Kllするもので弗る。
従来技術と問題点
ダイナミックメモリは高集積化韮びに低電力化が可能で
あるが、記憶内容t−保持する為に周期的にリフレッシ
ュ動作を行なわなければならないものである。従ってダ
イナミックメモリを用い大メモリ装置に於−ては、例え
ばリフレy V &カウンタを設けて所定時間毎にす7
レツシ為要求を出す構成が用いられてiる。このリフレ
ッンエ要求ハデータアクセスl!求よルも優先順位が高
いものでおるから、データm、m装置からのアクセス要
求とリフレッシ晶費求とが同一時点で発生しぇ場合、す
7 L/ y V工動作が終了するまでアクセス要求カ
持合わされることになル、その間データ旭m装置も待合
せ状−となル、処m能力が低下することになる。
あるが、記憶内容t−保持する為に周期的にリフレッシ
ュ動作を行なわなければならないものである。従ってダ
イナミックメモリを用い大メモリ装置に於−ては、例え
ばリフレy V &カウンタを設けて所定時間毎にす7
レツシ為要求を出す構成が用いられてiる。このリフレ
ッンエ要求ハデータアクセスl!求よルも優先順位が高
いものでおるから、データm、m装置からのアクセス要
求とリフレッシ晶費求とが同一時点で発生しぇ場合、す
7 L/ y V工動作が終了するまでアクセス要求カ
持合わされることになル、その間データ旭m装置も待合
せ状−となル、処m能力が低下することになる。
このような問題を解決しようとして従来から種々の方式
が提案されてiる0例えばメ毫り装置にアクセスした場
合は、アクセス番地に対するリフレッシ−動作を省略し
、リフレッシ島動作の回数を減少させる方式等がある。
が提案されてiる0例えばメ毫り装置にアクセスした場
合は、アクセス番地に対するリフレッシ−動作を省略し
、リフレッシ島動作の回数を減少させる方式等がある。
しかし、このような従来の方式によってもリフレッシ島
要求とアクセス要求との競合がしはしは生じるものであ
り良。
要求とアクセス要求との競合がしはしは生じるものであ
り良。
発明の目的
本発明は、メモリ装置に対するアクセス要求がない状態
を判断してリフレッシ島動作を行なわせることによpl
リフレッシS1!求とアクセス要求との競合確率を小
さくすることを目的とするものである。以下実施例につ
いて詳細にit明する。
を判断してリフレッシ島動作を行なわせることによpl
リフレッシS1!求とアクセス要求との競合確率を小
さくすることを目的とするものである。以下実施例につ
いて詳細にit明する。
発明の実施例
絽1図は本発明の実施例の賛郁ブロック線図でめp、デ
ータ処造装wtcca、cC1、メ毫す制御線@MMC
O,MMC1、メモリ輪@MMCJ、MM1が二重化構
成の場合について示す。同図に於−て、 EIjlCO
。
ータ処造装wtcca、cC1、メ毫す制御線@MMC
O,MMC1、メモリ輪@MMCJ、MM1が二重化構
成の場合について示す。同図に於−て、 EIjlCO
。
EEFC1はリフレッシュカウンタ、MにMQ 、 M
CM 1はマイクロプログラム制御メモリ、IIILO
,IIHLlはセレクタ、CFO,CFlは競合回路、
CHCはチャネル装置、010〜G50,011〜G5
1はゲート囲路、ABFは0系と1系の切換制御信号で
、′0”でΩ系。
CM 1はマイクロプログラム制御メモリ、IIILO
,IIHLlはセレクタ、CFO,CFlは競合回路、
CHCはチャネル装置、010〜G50,011〜G5
1はゲート囲路、ABFは0系と1系の切換制御信号で
、′0”でΩ系。
′1”で1系が現用状態となる。
リフレッシュカウンタRH1’CO,REFC1dクロ
ックをカウントして例えば15.5μs毎にリフレッシ
島要求の信号をゲート回路G40 、 G41 i介し
て競合回路CFO,CF1に加え、ゲート囲路Q20
、 G50 。
ックをカウントして例えば15.5μs毎にリフレッシ
島要求の信号をゲート回路G40 、 G41 i介し
て競合回路CFO,CF1に加え、ゲート囲路Q20
、 G50 。
G21 、 G51からの信号をクリア信号としてカウ
ント内容をクリアする。そしてクリアされ死後例えばB
s11間ゲート囲路G10. G11を閉じる信号を出
力する。
ント内容をクリアする。そしてクリアされ死後例えばB
s11間ゲート囲路G10. G11を閉じる信号を出
力する。
マイクロプログラム制御メモリMCMO,MCMlは、
メ篭り装置MMO、MMlをアクセスする為のインスト
ラクシ望yノエッチ、オペランドフェッチ、オペフント
スドア等の命令についてセレクタ5IILO。
メ篭り装置MMO、MMlをアクセスする為のインスト
ラクシ望yノエッチ、オペランドフェッチ、オペフント
スドア等の命令についてセレクタ5IILO。
EEL 1にメモリアクセス要求信号を出力し、又メモ
リ装[MMO、AfMlにアクセスする必要のない命令
のうち、所定の命奮内にり7レツシエ費求が設けられて
いる。
リ装[MMO、AfMlにアクセスする必要のない命令
のうち、所定の命奮内にり7レツシエ費求が設けられて
いる。
競合回路CFO,CFlはデータ処m装置cca。
CC1からのアクセス要求、リフレッ7&要求、チャネ
ル装置CHCからのアクセス要求等につiての競合処理
を行なうものでToル、例えはりフレッシュカウンタR
EFCO,REFClによるり7レツシエ費求が命令実
行中に発生し、インストフクシ■ンフェッチ、オペラン
ドフェッチ、オペランドストア等の要求と競合した場合
は、す7レツシJll−要求は、メモリアクセスの空き
時間まで!!嬌される。仁の命令実行中に、メモリアク
セスの空き時間がない場合は、次の命令の7工ツチ動作
まで遅延されるか、この場合のりフレッシェ動作の遅延
時間は例えば2 ss ij [以下に設定されている
。
ル装置CHCからのアクセス要求等につiての競合処理
を行なうものでToル、例えはりフレッシュカウンタR
EFCO,REFClによるり7レツシエ費求が命令実
行中に発生し、インストフクシ■ンフェッチ、オペラン
ドフェッチ、オペランドストア等の要求と競合した場合
は、す7レツシJll−要求は、メモリアクセスの空き
時間まで!!嬌される。仁の命令実行中に、メモリアク
セスの空き時間がない場合は、次の命令の7工ツチ動作
まで遅延されるか、この場合のりフレッシェ動作の遅延
時間は例えば2 ss ij [以下に設定されている
。
又マイクロプログラム制御メモリMCM O、MCM
iによるリフレッシ島要求がリフレッシュカウンタによ
るリフレy9ユ要求又はチャネル装置CHCからのメモ
リアク七ス豊求と鏡合し九場合、競合−路CFO,CF
1に於いて優先順位が低−ものとしてマイクロプログラ
ム制御メモリMCMO,MCMlにょるリフレッシ島要
求を消滅させる。
iによるリフレッシ島要求がリフレッシュカウンタによ
るリフレy9ユ要求又はチャネル装置CHCからのメモ
リアク七ス豊求と鏡合し九場合、競合−路CFO,CF
1に於いて優先順位が低−ものとしてマイクロプログラ
ム制御メモリMCMO,MCMlにょるリフレッシ島要
求を消滅させる。
以下0系と1系とを識別する各部の符号の末尾のroj
llIJを省略して動作の説明をする。
llIJを省略して動作の説明をする。
X−Y命令の実行に於いては第2図に示すタイムチャー
トに従って行なわれる。なお先行制御の場合を示し、
I−J’はインストラクViIンフエツチで、J番地
命令実行直前のz−7’に於いては、J+19地命令の
7エツチが行なわれていることになる。このJ番地命令
はb (r’+)A(r2)d→デ1、即ちレジスタ
r1の内容上反転し、レジスタブ2の桁指定逼れた内容
とのアンド条件をレジスタr′、にセットすることを意
味しs (R’)→5HCEは桁指定情報を77トレ
ジスタ5HCIIにセットすることを示し、(r、)→
QFiレジスメデ、の内容を反転してバッフ7Qにセッ
トすることを示す。次の(rx)t→5HJRはレジス
タr2の内St−シフトレジスタ5HCEで示される桁
指定情報に従ってシフトバッファ 5HBRにセットす
ることを示し、(Q) ’ <5HBR)→V、はバッ
ファQの内容とシフトパックy 5HBEとのアンド出
力をレジスタ、Sにセットすることを示す。
トに従って行なわれる。なお先行制御の場合を示し、
I−J’はインストラクViIンフエツチで、J番地
命令実行直前のz−7’に於いては、J+19地命令の
7エツチが行なわれていることになる。このJ番地命令
はb (r’+)A(r2)d→デ1、即ちレジスタ
r1の内容上反転し、レジスタブ2の桁指定逼れた内容
とのアンド条件をレジスタr′、にセットすることを意
味しs (R’)→5HCEは桁指定情報を77トレ
ジスタ5HCIIにセットすることを示し、(r、)→
QFiレジスメデ、の内容を反転してバッフ7Qにセッ
トすることを示す。次の(rx)t→5HJRはレジス
タr2の内St−シフトレジスタ5HCEで示される桁
指定情報に従ってシフトバッファ 5HBRにセットす
ることを示し、(Q) ’ <5HBR)→V、はバッ
ファQの内容とシフトパックy 5HBEとのアンド出
力をレジスタ、Sにセットすることを示す。
このJ番地命令の実行に於いては、メモリ装置MWの7
エツチ又はストアのマイクロ命令を含まないので、イン
ストラクン望ン7エツチI−F間に2ステツプのメモリ
アクセスを行なわない期間が生じ、マイクロプログラム
制御メモリMCMによるリフレッシュ要求が可能となル
チャネル義t cncからのアクセス要求と競合しなけ
れば、す7レツシ:LIIb作RE!’が行なわれる。
エツチ又はストアのマイクロ命令を含まないので、イン
ストラクン望ン7エツチI−F間に2ステツプのメモリ
アクセスを行なわない期間が生じ、マイクロプログラム
制御メモリMCMによるリフレッシュ要求が可能となル
チャネル義t cncからのアクセス要求と競合しなけ
れば、す7レツシ:LIIb作RE!’が行なわれる。
このリフレッシュ要求を競合回路CFが受付けてリフレ
ッ7−動作七行なわせることにより、ゲート−路G2f
介してりフレッシュカウンタEli:FCにクリア信号
が加工られ、リフレッシュカウンタR1jji”Cのク
リアが行なわれる事によルハードタイマからのりフレッ
シュを遅延させる。例えは8声S関マイクロプロダクム
制御メモリMCMによるリフレッシエ豐求t″類止する
信号をゲート回wIG1に加える。即ちりフレッシュカ
ウンタREFCからaolの信号をゲート1路G1に加
えて、マイクロプログラム制御メモリMCMからセレク
タEEL t−介したリフレッシJLlI求を競合回路
CFに入力しないようにし、過剰リフレツシユになる事
を防ぐ。
ッ7−動作七行なわせることにより、ゲート−路G2f
介してりフレッシュカウンタEli:FCにクリア信号
が加工られ、リフレッシュカウンタR1jji”Cのク
リアが行なわれる事によルハードタイマからのりフレッ
シュを遅延させる。例えは8声S関マイクロプロダクム
制御メモリMCMによるリフレッシエ豐求t″類止する
信号をゲート回wIG1に加える。即ちりフレッシュカ
ウンタREFCからaolの信号をゲート1路G1に加
えて、マイクロプログラム制御メモリMCMからセレク
タEEL t−介したリフレッシJLlI求を競合回路
CFに入力しないようにし、過剰リフレツシユになる事
を防ぐ。
第3図は命令動作、リフレッシュカウンタ及びリフレッ
ンエ動作のタイムチャート管示し、前述の如<r−y命
令の実行に伴なってリフレッシエ動作RIFが行なわれ
、リフレッシュカウンタEE)’Cはクリアされる。す
7レツ7&カクンタEEFCはクリアされ九ことによプ
再びクロックをカウントしてリフレッシエ周期ECYの
例えば155μs毎に97レツシユ要求を出すように動
作し、又マイクロプログラム制御メ七りMCMによる短
期間の繰返しり7レツシエ豐求を無効する信号を、例え
は8#Sの間出力する。第s図では期間Aとして示す。
ンエ動作のタイムチャート管示し、前述の如<r−y命
令の実行に伴なってリフレッシエ動作RIFが行なわれ
、リフレッシュカウンタEE)’Cはクリアされる。す
7レツ7&カクンタEEFCはクリアされ九ことによプ
再びクロックをカウントしてリフレッシエ周期ECYの
例えば155μs毎に97レツシユ要求を出すように動
作し、又マイクロプログラム制御メ七りMCMによる短
期間の繰返しり7レツシエ豐求を無効する信号を、例え
は8#Sの間出力する。第s図では期間Aとして示す。
この期間A経過後の期間EK再びX−Y命令が実行され
ると、それに伴なってリフレッシエ動作、リフレッシュ
カウンタnxycのクリアが行なわれる。その後、!・
Y命令勢の実行に伴なうマイクロプログラム制御メモリ
MCMによるリフレッシュ要求がなけれは、すフレッシ
ュ周期ECYによるリフレッシュカウンタEIIFCか
らのリルv−7エ賛求によシ、す7レツ7工動作EIj
Fが行なわれる。
ると、それに伴なってリフレッシエ動作、リフレッシュ
カウンタnxycのクリアが行なわれる。その後、!・
Y命令勢の実行に伴なうマイクロプログラム制御メモリ
MCMによるリフレッシュ要求がなけれは、すフレッシ
ュ周期ECYによるリフレッシュカウンタEIIFCか
らのリルv−7エ賛求によシ、す7レツ7工動作EIj
Fが行なわれる。
この場合の期間B′は例えば7.5allである。
発明の詳細
な説明したように、本発明は、マイクロプログラム制御
メモリMCMに、メモリアクセス要求のない命令実行に
於いてり7レツ7=−要求を出力するマイクロ命令を設
け、競合回路CJPで扛チャネル装置CHC等からのメ
モリアクセス要求と競合しないマイクロプログラム制御
メモリMCMによるリフレッシュ要求によpメモリ装置
MWのリフレジYユ動作を行なわせると共に、す7レク
V&カウンタRI:FCt−クリアし、マイクロプログ
ラム制御メモリMCMによるリフレッシュ要求が無i場
金中メモリアクセス要求と競合して無効にされて、リフ
レッシュカウンタREFCによるリツレツシJLI!求
が発生したとfiは、このリフレッシュ要求によpメモ
リ装置MWのリフレツシエ動作を行なわせるものでTo
シ、前述のX−Y@4/を畳の実行に於いてメモリアク
セス【要しないことがめるので、その空き時間を利用し
てリフレツシエ動作を行なわせることかできるから、メ
モリアクセス要求とリフレッシュ要求との競合確率が著
しく小さくなる。
メモリMCMに、メモリアクセス要求のない命令実行に
於いてり7レツ7=−要求を出力するマイクロ命令を設
け、競合回路CJPで扛チャネル装置CHC等からのメ
モリアクセス要求と競合しないマイクロプログラム制御
メモリMCMによるリフレッシュ要求によpメモリ装置
MWのリフレジYユ動作を行なわせると共に、す7レク
V&カウンタRI:FCt−クリアし、マイクロプログ
ラム制御メモリMCMによるリフレッシュ要求が無i場
金中メモリアクセス要求と競合して無効にされて、リフ
レッシュカウンタREFCによるリツレツシJLI!求
が発生したとfiは、このリフレッシュ要求によpメモ
リ装置MWのリフレツシエ動作を行なわせるものでTo
シ、前述のX−Y@4/を畳の実行に於いてメモリアク
セス【要しないことがめるので、その空き時間を利用し
てリフレツシエ動作を行なわせることかできるから、メ
モリアクセス要求とリフレッシュ要求との競合確率が著
しく小さくなる。
従ってデータ処理装置の処理能力を向上することかで龜
る。
る。
なお競合回路CFに於ける競合処理は、リフレッシ1カ
クンタEIFCによるリフレツVS−*求を最優先させ
るようにすることも勿論可能でTo如、又前述の実施例
の如く命令の7工ツチ動作の空電時間を利用する場合に
於いて、最大遅延時間を定めて、その最大遅延時間を超
過しないようにリフレッシュ要求を優先させるようにす
ることもできる。その他事発明は前述の実施例にのみ限
定され◆ものではなく、種々付加変貴し得るものである
。
クンタEIFCによるリフレツVS−*求を最優先させ
るようにすることも勿論可能でTo如、又前述の実施例
の如く命令の7工ツチ動作の空電時間を利用する場合に
於いて、最大遅延時間を定めて、その最大遅延時間を超
過しないようにリフレッシュ要求を優先させるようにす
ることもできる。その他事発明は前述の実施例にのみ限
定され◆ものではなく、種々付加変貴し得るものである
。
11の簡単な説明
第1図は本発明の実施例の要部ブロック線図、籐2#A
及び#I5図は本発明の実施例の動作説明用タイムチャ
ートである。
及び#I5図は本発明の実施例の動作説明用タイムチャ
ートである。
CCO,CC1はデータ処m装置、MMCO、MMC1
はメモリ制御装置、KM Or MM 1抹メモリ装置
、REFCO+RIji’C; 1はり7レツ7エカク
yり、MCM O、MCM 1はマイクロプログラム制
御メモリ、IIIILQ、 1IIL1はセレクタ、
CFQ、CFlは競合回路、CHCはチャネル装置であ
る。
はメモリ制御装置、KM Or MM 1抹メモリ装置
、REFCO+RIji’C; 1はり7レツ7エカク
yり、MCM O、MCM 1はマイクロプログラム制
御メモリ、IIIILQ、 1IIL1はセレクタ、
CFQ、CFlは競合回路、CHCはチャネル装置であ
る。
特許出願人富士通株式会社
代理人弁理士玉蟲久五部
外S名
Claims (1)
- 【特許請求の範囲】 ダイナミックメモリによシ構成されたメモリ装at有す
るデータ処理装置に於いて、一定周期で前記メモリf装
置のす7レツZ&動作を行なわせる為のり7しy/:L
カウンタと、メモリアクセス要求及びり7レノ7エ要求
の競合を処理する競合−路と、マイクログログツム制御
メモリとを備え、該マイクログログツム制御メモリに、
前記メモリ装置に対するアクセス要求のない命令実行に
於いてり7レツ7エ要求を出力するマイクa命令を設け
、前記競合回路鉱、メモリアクセス要求と競合しない前
記マイクログログツム制御メ篭すによるリフレッシ島要
求によCmm起上モリ装置97レツシ工動作【行なわせ
て、前記す7レツG’&カク/り會クリアすることを4
I倣とするり7レツシ具1111#方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57053314A JPS58171788A (ja) | 1982-03-31 | 1982-03-31 | リフレツシユ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57053314A JPS58171788A (ja) | 1982-03-31 | 1982-03-31 | リフレツシユ制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58171788A true JPS58171788A (ja) | 1983-10-08 |
JPH047035B2 JPH047035B2 (ja) | 1992-02-07 |
Family
ID=12939253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57053314A Granted JPS58171788A (ja) | 1982-03-31 | 1982-03-31 | リフレツシユ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58171788A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0182353A2 (en) * | 1984-11-19 | 1986-05-28 | Fujitsu Limited | Random access memory device formed on a semiconductor substrate having an array of memory cells divided in sub-arrays |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5355918A (en) * | 1976-10-29 | 1978-05-20 | Ibm | Data processing system |
-
1982
- 1982-03-31 JP JP57053314A patent/JPS58171788A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5355918A (en) * | 1976-10-29 | 1978-05-20 | Ibm | Data processing system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0182353A2 (en) * | 1984-11-19 | 1986-05-28 | Fujitsu Limited | Random access memory device formed on a semiconductor substrate having an array of memory cells divided in sub-arrays |
Also Published As
Publication number | Publication date |
---|---|
JPH047035B2 (ja) | 1992-02-07 |
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