JPS60159956A - インタ−フエイス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は異なるインターフェイス間におけるデータの
転送を制御するインターフェイス制御装置に係シ、特に
各インターフェイスのデータ転送速度、転送方式等の違
いによる転送用バッファメモリのおふれや装置のオーバ
ーランを防止し得るインターフェイス制御装置に関する
。

〔発明の背景〕

従来、第１図に示す様に、異なるインターフェイス２．
５を有する異なる装置１，４（例えば装置１はコンピュ
ータ、装置４はプロセッサ等）間でデータを転送するに
は、インターフェイス２゜５間でデータ転送速度や転送
方式等に相異があるために、インターフェイス２．５間
に転送データな一時的に記憶する転送用のバッファメモ
リ３を介在させるのが通常であった。

しかるに、単に転送用のバッファメモリ３を介在させる
に過ぎない従来のデータ転送方式では、インターフェイ
ス２，５間でデータ転送速度が異なると転送システムが
オーバーランしてしまうという欠点があった。即ち、例
えば装置１よシ装置４ヘデータを転送するとして、イン
ターフェイス２のデータ転送速度がインターフェイス５
のデータ転送速度よシも速い場合には、転送用のバッフ
ァメモリ３に装置１からの転送データが次々と蓄積され
て行き、装置４へのデータの転送が追随しきれなくなり
、バッファメモリ３の記憶容量が満杯となってしまい（
いわゆる「あふれ」現象）、インターフェイス２がオー
バーランしてしまうのである。また、この様なオーバー
ラン現象を回避するためにはバッファメモリ３として記
憶容量の大きいバッファメモリを用いればよいのである
が、それではコスト高となってしまうという欠点もあっ
た。

更に、インターフェイス２とバッファメモリ３間と、バ
ッファメモリ３とインターフェイス５間のデータの転送
をそれぞれ非同期で行う場合には、インターフェイス２
とバッファメモリ３間のアクセス動作とバッファメモリ
３とインターフェイス５間のアクセス動作を同時に行う
ことができないため（アクセス競合時）、一方のアクセ
ス動作を行っている時は他方のアクセス動作を停止させ
な　１ければならず、データ転送時間が長くなってしま
うという欠点もあった。

〔発明の目的〕

この発明は、上記した従来技術の欠点に鑑みなされたも
ので、異なるインターフェイス間でデータ転送を行う場
合、転送用のバッファメモリのあふれ現象や装置のオー
バラン現象ヲ生じることなく、更に大容量の転送用のバ
ッファメモリを必要とせず、加えてデータ転送を短時間
で行なうことが可能なインターフェイス制御装置を提供
することを目的としている。

〔発明の概要〕

本発明のインターフェイス制御装置は、第２図に示す様
に、第１のインターフェイス６から第２のインターフェ
イス１１へ転送するデータを一時的に記憶する記憶手段
７と１．記憶手段７内を複数の領域に分割してデータ占
有領域数を計数する計数手段８と、計数手段８の計数値
に応じて第１のインターフェイス６と記憶手段８間のデ
ータ転送速度又は記憶手段８と第２のインターフェイス
１１１間のデータ転送速度を遅延させる抑止信号を形成
し、この抑止信号に基づいて上記データ転送速度を遅延
させる遅延手段とから構成されている。

即ち、第３図（ａ）に示す様に、時刻ｔｏにおいて第１
のインターフェイス６から記憶手段７にデータの転送が
開始されると、図示する様に記憶手段７のデータの記憶
量は増加して行く。計数手段７はこのデータ記憶量を計
数し、遅延手段９に計数値を出力する。時刻ｔ２になっ
て、上記計数値が所定値に達する表、遅延手段９から抑
止信号が出力され、第１のインターフェイス６と記憶手
段７間のデータ転送が第３図（ｂ）に示す様な所定の抑
止時間に対応して遅延される。この抑止時間は、計数手
段８の計数値に応じて、数段階に設定するのが良い。上
記のデータ転送抑止動作と並行して、記憶手段７から第
２のインターフェイス１１ヘデータ転送が行なわれるた
め、第３図（ａ）に示す様に、時刻ｔ２において記憶手
段７の記憶量が所定値以下になる。従って、時刻ｔ２以
降は、記憶手段７から第２のインターフェイス１１への
データ転送が遅延手段９から出力される抑止信号によっ
て、所定の抑止時間に従って遅延される。

インターフェイス１１からインターフェイス６へ向って
データ転送を行なう場合にも、上記の場合と同様に、計
数手段８の計数値に応じて、データ転送が抑止される。

〔発明の実施例〕

以下添付の図面に示す実施例により、更に詳細に本発明
について説明する。

第４図は、この発明のインターフェイス制御装置の一実
施例を示すブロック図である。同図において、インター
フェイス６．１１はそれぞれ図示しない異なる装置に設
けられているものであり、各インターフェイス６．１１
には、それぞれ入出力抑止制御回路１２．２１が接続さ
れている。各入出力抑止制御回路１２．２１は、後述す
る入出力遅延制御回路１９から出力される抑止信号によ
シ、インターフェイス６とインターフェイス入出力制御
回路１３間及びインターフェイス１１とイ／ターフェイ
ス入出力制御回路２０間におけるデータ転送を一定時間
阻止する機能を有している。

即ち、入出力抑止制御回路１２．２１は、ゲート回路の
機能を有している。入出力抑止制御回路１２に接続され
ているインターフェイス入出力制御回路１３と入出力抑
止制御回路２１に接続されているインターフェイス入出
力制御回路２０は、各インターフェイス６．１１とデー
タの授受を行ない、かつそのための動作制御を行なう。

インターフェイス入出力制御回路１３．２０には、バッ
ファメモリ制御回路１４が接続されている。該バッファ
メモリ制御回路１４はインターフェイス入出力制御回路
１３．２０からの制御信号によシ、インターフェイス６
．１１からのデータを入出力抑止制御回路１２．２１と
インターフェイス入出力制御回路１３．２０を介してバ
ッファメモリ１５に書き込み、又バッファメモリ１５か
らインターフェイス６．１１へインターフェイス入出力
制御回路１３．２０と入出力抑止制御回路１２゜２１を
介してデータを読み出す制御動作を行なう。

バッファメモリ１５の記憶領域は、複数の領域に分割さ
れておシ、バックアメモリ制御回路１４によるバッファ
メモリ１５のアクセス動作は、データの書き込みと読み
出しを同一時間では別々の領域で行ない得るようにし、
双方のアクセス動作の干渉を防止している。バッファメ
モリ制御回路１４には、バッファメモリ入出力カウンタ
が接続されておシ、該バッファメモリ入出力カウンタ１
６はバッファメモリ１５内の各記憶領域毎に該記憶領域
のデータ記憶量が満杯になる度にカウントアツプし、又
データ転送によシデータ記憶量が満杯でなくなるとカウ
ントダウンするアップダウンカウンタである。バッファ
メモリ入出力カウンタ１６の出力は、比較器１７に入力
され、比較器１７で基準値１８と比較され、その偏差が
差分値信号として出力される。比較器１７の出力は入出
力遅延制御回路１９に入力され、入出力遅延制御回路１
９は比較器１７の出力に応じて前記入出力抑止制御回路
１２．２１に抑止信号を出力する。

この抑止信号は、上記差分値信号が小のとき（即ち、バ
ックアメモリ１５の記憶量が少なく、記憶容量に余裕が
あるとき）は小さな値に設定して、データ転送の抑止時
間を短くする。逆に、上記差分値信号が大のとき（即ち
、バッファメモリ１５の記憶量が多く、記憶容量に余裕
がないとき）は大きな値に設定して、データ転送の抑止
時間を長くする。

次に、第４図に示す実施例の動作を第５図のフローチャ
ートに従って説明する。インターフェイス６よシデータ
を受理してインターフェイス１１ヘデータを送出する場
合を考える。逆に、インターフェイス１１よジインター
フェイス６ヘデータを転送する場合は、上記の場合と対
象的に反転させて考えれば良いので説明は省略する。

第５図に示す様に、ステップＳ１においてデータ転送動
作を開始する指示がなされると、ステップＳ２において
インターフェイス入出力制御回路１３がインターフェイ
ス６からのデータ転送動作を開始させ、インターフェイ
ス６がデータの送出動作を開始する。これによって、イ
ンターフェイス６から入出力抑止制御回路１２とインタ
ーフェイス入出力制御回路１３とバッファメモリ制御回
路１４とを介してバックアメモリ１５にデータが転送さ
れ始める。続いて、ステップＳ３において、バッファメ
モリ１５内の各記憶領域のうち満杯になった記憶領域の
数と基準値１８とが比較器１７で比較され、基準値１８
に達していない場合にはステップＳ４でインターフェイ
ス６からのデータ入力動作が続行され、基準値１８に達
している場合にはステップＳ５で入出力遅延制御回路１
９の動作が開始される。ステップＳ５において、入出力
遅延制御回路１９が動作を開始すると入出力抑止制御回
路１２へ抑止信号が出力され、インターフェイス６から
インターフェイス入出力制御回路１３へのデータ転送が
抑止され始める。続いて、ステップＳ６において、イン
ターフェイス１１の動作が開始され、以後の動作（ステ
ップ８７〜８１２）はインターフェイス６からバッファ
メモリ１５へのデータ転送とバックアメモリ１５からイ
ンターフェイス１１へのデータ転送とが時分割方式で並
行して行なわれることになる。即ち、バックアメモリ１
５の満杯になった記憶領域からのデータ読み出し動作と
、まだ満杯になっていない記憶領域へのデータ書き込み
動作が、時分割方式で実行されるのである。

上記したインターフェイス′６からバッファメモリ１５
へのデータ転送とバッファメモリ１５からインターフェ
イス１１へのデータ転送について、ステップ８７〜８１
２における動作を第６図及び第７図を用いて、詳細に説
明する。第６図は、第１図に示゛す様な従来のデータ転
送方式によるデータ転送状態を示すタイムチャートであ
り、第７図は第４図に示す実施例によるデータ転送状態
を示す図である。先ず、第６図に示す従来のデータ転送
状態から説明して、次に本実施例について説明する。第
６図に示すインターフェイス２のデータ転送パルスは１
パルス当り２バイトのデータを転送し、インターフェイ
ス５のデータ転送パルスは１パルス当９４バイトのデー
タを転送する。なお、パルス周期は、図示する様に、イ
ンターフェイス２のデータ転送パルス３パルスに対して
、インターフェイス５の転送パルス１パルスの割合にな
る。

この様な１パルス当シの転送データ量、パルス周期の異
なる転送パルスで２つの異なるインターフェイス２．５
間のデータの転送を行う場合に、第１図に示す従来の方
式では、第６図に示す様に、バッファメモリ３へ曹き込
まれるデータ量が６バイトある間にバッファメモリ３か
らは４バイトのデータ量しか読み出されず、バッファメ
モリ３はいずれはあふれてしまい、装置１はオーバーラ
ンしてしまう。

この様な従来技術に対して、第７図に示す本実施例の場
合は、インター≠、フェイス６のデータ転送パルスは１
パルス当９２バイトのデータを転送し、インターフェイ
ス１゛１のデータ転送パルスは１パルス当９４バイトの
データを転送し、入出力抑止制御回路１９からの抑止信
号は図示するタイミングで出力されているものとする。

この第７図に示す本実施例のデータ転送動作について、
第５図のフローチャートのステップ８７〜８１３を参照
しながら説明する。ステップｓ７において、インターフ
ェイス６からデータが入力されているが否かが判断され
、第６図に示す時刻ｔ１においてデータ転送パルスＡＩ
が出力されているため、ステップＳ８に進む。ステップ
ｓ８においては、データ転送パルスＡ１に搬送されて来
た２バイト分のデータがバックアメモリ１５に書き込ま
れる。

次に、ステップＳ９において、最終データが入力された
か否かが判断されるが、この時点ではまだインターフェ
イス６からのデータ入力は終了していないので、次のス
テップ８１０に移行する。

ステップ８１０においては、インターフェイス入出力制
御回路２ｏによジインター７エイス１１へのデータ転送
が可能であるが否がが判断され、図示する様に時刻ｔ２
においてはタイミング的にデータ転送が可能であるので
、ステップ８１１においてデータ転送パルスＢ１にょシ
バラフアメモリ１５からインターフェイス１１に４バイ
ト分のデータが転送される。次に、ステップＳ１２に移
行し、すでにステップｓ３においてバッファメモリ１５
の記憶領域が満杯になった数が基準値１８よりも大きく
なったと判断されているため、入出力遅延制御回路１９
が遅延時間の設定を行ない、抑止信号Ｃ１を出力する。

従って、本来は時刻ｔ３において第６図に破線で示すデ
ータ転送パルスがインターフェイス６からバックアメモ
リ１５に入力されるはずであるが、第６図に示す様に入
出力抑止制御回路１９から抑止信号Ｃ３が出力される期
間１３〜ｔ４だけインターフェイス入出力制御回路１３
の働きにより遅延してデータ転送パルスＡ２が出力され
る。ここで、遅延時間が経過して時刻ｔ４になると再び
ステップＳ７に移行し、インターフェイス６から入力布
シと判断される。

従って、ステップＳ８において、データ転送パルスＡ２
により２バイト分のデータがインターフェイス６からバ
ッファメモリ１５に転送される。次に、ステップＳ９に
移行するが、この時点ではまだインターフェイス６から
のデータ入力は終了していないので、再びステップ８１
０に移行する。

ステップ８１０において、時刻ｔ５ではインク−フエイ
ス１１へのデータ転送パルスが入力されないため、イン
ターフェイス１１へのデータ転送は不可能と判断される
。従って、再びステップＳ７に移行し、ステップＳ８で
インターフェイス６からデータ転送パルスへ３によシ、
２バイト分のデータがバッファメモリ１５に書き込まれ
る。

次に、ステップＳ９に移行し、再びインターフェイス６
からのデータ入力は終了していないと判断されて、ステ
ップ１０へ移行する。

ステップ１０において、時刻ｔ６ではインターフェイス
−１１のデータ転送パルスＢ２が存在するため、インタ
ーフェイス１１へのデータ転送可能と判断される。従っ
て、ステップ８１１においてデータ転送パルスＢ２によ
り、４バイト分のデータがバッファメモリ１５からイン
ターフェイス１１に転送され、ステップ８１２において
時刻ｔ７で再び遅延時間が設定され抑止信号Ｃ２が出力
される。

以後、同様にステップ８７〜８１２のループによシ、イ
ンターフェイス６からバッファメモリ１５へのデータ転
送と、バッファメモリ１５からインターフェイス１１へ
のデータ転送が時分割で行なわれる。そして、インター
フェイス６から最終データが入力されたことがステップ
８１３で判定されると、ステップ８１３で入出力遅延動
作が停止され、入出力遅延制御回路１９からの抑止信号
の出力が停止される。そして、ステップ８１４でバッフ
ァメモリ１５におけるデータの有無が判断され、データ
有りの場合にはステップ８１５でインターフェイス１１
へのデータ転送動作が続行され、データ無しの場合には
ステップ８１６でデータ転送動作が終了する。

以上の説明から明らかな様に、本実施例によれハ、イン
ターフェイスのデータ転送パルスＡｌ。

Ａ２・・・・・・を所定の時間遅延させることにより、
インターフェイス６とインターフェイス１１の間の転送
速度をバランスさせ、この例の場合には、転送回数比を
２対１．データ転送量比を１対１にして、あぶれやオー
バーランの無いデータ転送を実行することができる。

なお、前記した様に、インターフェイス１１の転送処理
速度の方が速い場合には、本実施例の場合と逆にインタ
ーフェイス１１のデータ転送パルスＢｌ、Ｂ２・・・・
・・に対して遅延がかけられる。

〔発明の効果〕

以上説明した様にこの発明によるインターフェイス制御
装置では、転送データを一時的に記憶する記憶手段のデ
ータ記憶量を計数手段で計数し、この計数値から判断さ
れるデータ記憶量に応じてインターフェイスと前記記憶
手段間のデータ授受の時間を遅延せしめるようにしたの
で、前記記憶、手段のあふれ現象を防止でき、従って高
速のインターフェイスと接続する装置のオーバーランが
防止でき、また、前記記憶手段として記憶容量の小さい
記憶手段を用いることができ、そのためコスト的にも安
くでき、かつ、前記記憶手段の全記憶領域を複数の記憶
領域に分割して、アクセス競合時には書込みと読出しの
各操作を異なる分割記憶領域で行うことにより、書込み
と読出しの同時操作を可能とし、データ転送速度の高速
化が可能となった。

【図面の簡単な説明】

第１図は従来のインターフェイス間のデータ転送の状態
を示すブロック図、第２図は本発明のインターフェイス
制御装置の概要を示すブロック図、第３図（ａ）、　（
ｂ）、　（ｃ）は本発明のインターフェイス制御装置の
動作の概略を説明するためのタイムチャート、第４図は
本発明の一実施例を示すブロック図、第５図は第４図に
示す実施例の動作を示すフローチャート第６図は従来の
インターフェイス間のデータ転送動作の一例を示すタイ
ムチャート、第７図は第４図に示す実施例におけ゛るデ
ータ転送動作の一例を示すタイムチャートである。 ２．５，６．１１・・・インターフェイス、３．１５・
・・バッファメモリ、７・・・記憶手段、８・・・計数
手段、９・・・遅延手段、１２．２１・・・入出力抑止
制御回路、１３．２０・・・インターフェイス入出力制
御回路、１４・・・バッファメモリ制御回路、１６・・
・バッファメモリ入出力カウンタ、１７・・・比較器、
１９・・・入出力遅延制御回路。 率１図 も２日 も３図 （α） ｔ□　ｔ２− 卒６日 児］日

Claims (1)

1. 【特許請求の範囲】 １、第１のインターフェイスから第２のインターフェイ
   スへ転送するデータを一時的に記憶する記憶手段と、該
   記憶手段内を複数の領域に分割してデータ占有領域数を
   計数する計数手段と、該計数手段の計数値に応じて第１
   のインターフェイスと記憶手段間のデータ転送速度又は
   記憶手段と第２のインターフェイス間のデータ転送速度
   を遅延させる抑止信号を形成し、この抑止信号に基づい
   て上記データ転送速度を遅延させる遅延手段とを備えて
   いることを特徴とするインターフェイス制御装置。 ２、上記遅延手段は、計数手段から出力される計数値と
   所定の基準値とを比較し、両者の偏差に応じた抑止信号
   を出力することを特徴とする特許請求の範囲第１項記載
   のインターフェイス制御装置。