JPH0425958A - アドレスカウンタ制御方式 - Google Patents
アドレスカウンタ制御方式Info
- Publication number
- JPH0425958A JPH0425958A JP2132179A JP13217990A JPH0425958A JP H0425958 A JPH0425958 A JP H0425958A JP 2132179 A JP2132179 A JP 2132179A JP 13217990 A JP13217990 A JP 13217990A JP H0425958 A JPH0425958 A JP H0425958A
- Authority
- JP
- Japan
- Prior art keywords
- write address
- address counter
- control circuit
- buffer
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 abstract 1
- 230000004044 response Effects 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ転送時に遅延を生じさせる遅延バッフ
ァに関し、特に書き込みアドレスカウンタの初期動作の
制御の方式に関する。
ァに関し、特に書き込みアドレスカウンタの初期動作の
制御の方式に関する。
遅延バッファにおける書き込みアドレスカウンタは、ア
ドレスのカウントを行うものである。従来、遅延バンフ
ァにおける書き込みアドレスカウンタは、電源立ち上げ
後の最初のクロックでアドレスのカウント動作を開始す
るようになっている。
ドレスのカウントを行うものである。従来、遅延バンフ
ァにおける書き込みアドレスカウンタは、電源立ち上げ
後の最初のクロックでアドレスのカウント動作を開始す
るようになっている。
〔発明が解決しようとする課題］
上述した書き込みアドレスカウンタは、電源立ち上げ後
の最初のクロックでアドレスのカウント動作を開始する
ようになっている。したがって、マシンサイクルの高速
化に伴い、電源立ち上げ直後のクロックが不安定な状態
となり、回路を正常動作させるため、マシンサイクルの
速さを制限しなければならないという欠点がある。
の最初のクロックでアドレスのカウント動作を開始する
ようになっている。したがって、マシンサイクルの高速
化に伴い、電源立ち上げ直後のクロックが不安定な状態
となり、回路を正常動作させるため、マシンサイクルの
速さを制限しなければならないという欠点がある。
本発明の目的は、このような欠点を除去し、マシンサイ
クルの高速化に伴う電源立ち上げ時のクロックの不安定
な状態を回避できるアドレスカウンタ制御方式を提供す
ることにある。
クルの高速化に伴う電源立ち上げ時のクロックの不安定
な状態を回避できるアドレスカウンタ制御方式を提供す
ることにある。
本発明のアドレスカウンタ制御方式は、データ転送にお
いて遅延を生しさせるための遅延バッファと、 前記遅延バッファへの書き込みアドレスをカウントする
書き込みアドレスカウンタと、前記遅延バッファからの
読み出しアドレスをカウントする読み出しアドレスカウ
ンタと、前記書き込みアドレスカウンタのカウント起動
信号を出力するバッファ制御回路とを有し、前記遅延バ
ッファの書き込みアドレスカウンタのカウント動作の起
動を前記カウント起動信号により行うことを特徴として
いる。
いて遅延を生しさせるための遅延バッファと、 前記遅延バッファへの書き込みアドレスをカウントする
書き込みアドレスカウンタと、前記遅延バッファからの
読み出しアドレスをカウントする読み出しアドレスカウ
ンタと、前記書き込みアドレスカウンタのカウント起動
信号を出力するバッファ制御回路とを有し、前記遅延バ
ッファの書き込みアドレスカウンタのカウント動作の起
動を前記カウント起動信号により行うことを特徴として
いる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、■はバッファ制御回路、２は主記憶制
御回路、３は起動レジスタ、４は遅延時間セットレジス
タ、５はリードアドレスカウンタ、６はリードアドレス
レジスタ、７はライトアドレスレジスタ、８はライトア
ドレスカウンタ、９は遅延バッファ、１０はメモリアク
セスチエツク回路、１１は診断系回路、１２は主記憶装
置である。
御回路、３は起動レジスタ、４は遅延時間セットレジス
タ、５はリードアドレスカウンタ、６はリードアドレス
レジスタ、７はライトアドレスレジスタ、８はライトア
ドレスカウンタ、９は遅延バッファ、１０はメモリアク
セスチエツク回路、１１は診断系回路、１２は主記憶装
置である。
このようなアドレスカウンタ制御方式において、主記憶
制御回路２は、主記憶装置１２ヘメモリアドレス要求情
報とアドレス情報を出力すると同時に、バッファ制御回
路１ヘハッファ制御回路制御信号を送る。メモリアクセ
ス要求情報は、遅延バッファ９におけるライトアドレス
レジスタ７で示されるエントリへも同時に送られる。
制御回路２は、主記憶装置１２ヘメモリアドレス要求情
報とアドレス情報を出力すると同時に、バッファ制御回
路１ヘハッファ制御回路制御信号を送る。メモリアクセ
ス要求情報は、遅延バッファ９におけるライトアドレス
レジスタ７で示されるエントリへも同時に送られる。
遅延バッファ９は、主記憶制御回路２から受は取ったメ
モリアクセス情報を、主記憶装置１２からメモリ応答情
報が出力されるまでの間、保持する。
モリアクセス情報を、主記憶装置１２からメモリ応答情
報が出力されるまでの間、保持する。
そして、このメモリ応答情報がメモリアクセスチエツク
回路１０へ出力されると、遅延バッファ９におけるリー
ドアドレスレジスタ６で示されるエントリからメモリア
クセス要求情報が読み出され、メモリアクセスチエツク
回路１０へ出力される。
回路１０へ出力されると、遅延バッファ９におけるリー
ドアドレスレジスタ６で示されるエントリからメモリア
クセス要求情報が読み出され、メモリアクセスチエツク
回路１０へ出力される。
メモリアクセスチエツク回路１０は、メモリアクセス要
求情報とメモリ応答情報とを比較し、その結果を診断系
回路１１へ出力する。
求情報とメモリ応答情報とを比較し、その結果を診断系
回路１１へ出力する。
次に、本実施例の動作について説明する。
主記憶制御回路２からメモリアクセス要求情報が電源立
ち上げ後、初めて出力されると、主記憶制御回路２から
バッファ制御回路１へ出力されたバッファ制御回路制御
信号により、バッファ制御回路１は起動レジスタ３ヘ力
ウント起動信号を出力する。起動レジスタ３は、電源立
ち上げ直後は「０」を保持しているが、カウント起動信
号を受けて「１」にセットされる。この「１」の値を受
けて、ライトアドレスカウンタ８はカウント動作を開始
する。ライトアドレスカウンタ８はライトアドレスレジ
スタ７の値を１ずつインクリメン）・するカウンタであ
り、遅延バッファ９の中のライトアドレスレジスタ７で
示されたエントリにメモリアクセス要求情報が書き込ま
れる。
ち上げ後、初めて出力されると、主記憶制御回路２から
バッファ制御回路１へ出力されたバッファ制御回路制御
信号により、バッファ制御回路１は起動レジスタ３ヘ力
ウント起動信号を出力する。起動レジスタ３は、電源立
ち上げ直後は「０」を保持しているが、カウント起動信
号を受けて「１」にセットされる。この「１」の値を受
けて、ライトアドレスカウンタ８はカウント動作を開始
する。ライトアドレスカウンタ８はライトアドレスレジ
スタ７の値を１ずつインクリメン）・するカウンタであ
り、遅延バッファ９の中のライトアドレスレジスタ７で
示されたエントリにメモリアクセス要求情報が書き込ま
れる。
遅延時間セットレジスタ４には、メモリアクセス要求情
報が主記憶装置１２へ読み込まれてから、メモリ応答情
報が主記憶装置１２からメモリアクセスチエツク回路１
０へ出力されるまでの遅延時間の値が保持されており、
リードアドレスカウンタ５は、ライ）・アドレスレジス
タ７の値と遅延時間との差をとる演算を行い、演算結果
をリードアドレスレジスタ６へ出力する。
報が主記憶装置１２へ読み込まれてから、メモリ応答情
報が主記憶装置１２からメモリアクセスチエツク回路１
０へ出力されるまでの遅延時間の値が保持されており、
リードアドレスカウンタ５は、ライ）・アドレスレジス
タ７の値と遅延時間との差をとる演算を行い、演算結果
をリードアドレスレジスタ６へ出力する。
メモリ応答情報が主記憶装置１２からメモリアクセスチ
エツク回路９へ出力されると、遅延バッファ９に保持さ
れていたメモリアクセス要求情報がリードアドレスレジ
スタ６で示されたエントりからメモリアクセスチエツク
回路１０へ出力され、メモリアクセスチエツク回路１０
でメモリアクセス要求情報とメモリ応答情報とが比較さ
れ、その結果は診断系回路１１に送られる。
エツク回路９へ出力されると、遅延バッファ９に保持さ
れていたメモリアクセス要求情報がリードアドレスレジ
スタ６で示されたエントりからメモリアクセスチエツク
回路１０へ出力され、メモリアクセスチエツク回路１０
でメモリアクセス要求情報とメモリ応答情報とが比較さ
れ、その結果は診断系回路１１に送られる。
このように、本実施例は、書き込みアドレスで指定され
たエントリに転送データを入力し、一定時間後にエント
リより転送データを読み出すことによりデータ転送に遅
延を生じさせる遅延バッファををし、遅延バッファの書
き込みアドレスカウンタの起動をカウント起動信号によ
って行うように制御する。
たエントリに転送データを入力し、一定時間後にエント
リより転送データを読み出すことによりデータ転送に遅
延を生じさせる遅延バッファををし、遅延バッファの書
き込みアドレスカウンタの起動をカウント起動信号によ
って行うように制御する。
すなわち、本実施例は、データ転送において途中にデー
タをある一定時間保持した後出力する遅延バッファを設
けることによりデータ転送に遅延を生じさせる手段にお
いて、遅延バッファの書き込みアドレスカウンタの起動
をカウント起動信号によって行うように制御する。
タをある一定時間保持した後出力する遅延バッファを設
けることによりデータ転送に遅延を生じさせる手段にお
いて、遅延バッファの書き込みアドレスカウンタの起動
をカウント起動信号によって行うように制御する。
［発明の効果〕
以上説明したように、本発明によれば、マシンサイクル
の高速化に伴う電源立ち上げ時のクロックの不安定な状
態を回避できる効果がある。
の高速化に伴う電源立ち上げ時のクロックの不安定な状
態を回避できる効果がある。
第１図は、本発明の一実施例を示すブロック図である。
１・・・・・バッファ制御回路
２・・・・・主記憶制御回路
３・・・・・起動レジスタ
４・・・・・遅延時間セットレジスタ
５・・・・・リードアドレスカウンタ
６・・・・・リードアドレスレジスタ
７・・・・・ライトアドレスレジスタ
８・・・・・ライトアドレスカウンタ
９・・・・・遅延バッファ
ｌＯ・
・メモリアクセスチエツク回路
１１・
・診断系回路
１２・
・主記憶装置
Claims (1)
- （１）データ転送において遅延を生じさせるための遅延
バッファと、 前記遅延バッファへの書き込みアドレスをカウントする
書き込みアドレスカウンタと、 前記遅延バッファからの読み出しアドレスをカウントす
る読み出しアドレスカウンタと、 前記書き込みアドレスカウンタのカウント起動信号を出
力するバッファ制御回路とを有し、前記遅延バッファの
書き込みアドレスカウンタのカウント動作の起動を前記
カウント起動信号により行うアドレスカウンタ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132179A JPH0425958A (ja) | 1990-05-22 | 1990-05-22 | アドレスカウンタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132179A JPH0425958A (ja) | 1990-05-22 | 1990-05-22 | アドレスカウンタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425958A true JPH0425958A (ja) | 1992-01-29 |
Family
ID=15075232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132179A Pending JPH0425958A (ja) | 1990-05-22 | 1990-05-22 | アドレスカウンタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
-
1990
- 1990-05-22 JP JP2132179A patent/JPH0425958A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
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