JPH06231039A - 記憶管理装置 - Google Patents
記憶管理装置Info
- Publication number
- JPH06231039A JPH06231039A JP1912893A JP1912893A JPH06231039A JP H06231039 A JPH06231039 A JP H06231039A JP 1912893 A JP1912893 A JP 1912893A JP 1912893 A JP1912893 A JP 1912893A JP H06231039 A JPH06231039 A JP H06231039A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory module
- signal
- code
- signal bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】メモリ制御装置の入力信号線数を少なくして、
メモリモジュールを制御できる記憶管理装置を実現す
る。 【構成】メモリモジュールＡ１０５，Ｂ１０６とメモリ
制御装置１０２の間にメモリモジュール構成内容ＩＤ信
号バッファ装置１０４を設け、情報処理装置の初期化処
理中に、メモリモジュールの構成内容を示すＩＤコード
をバッファ装置１０４がメモリモジュールデータ信号バ
ス１１２へ出力し、メモリ制御装置１０２はこのメモリ
モジュールＡ１０５，Ｂ１０６の記憶容量などのメモリ
構成内容を示すＩＤコードをメモリモジュールデータ信
号バス１１２から受取ることを特徴とする。
メモリモジュールを制御できる記憶管理装置を実現す
る。 【構成】メモリモジュールＡ１０５，Ｂ１０６とメモリ
制御装置１０２の間にメモリモジュール構成内容ＩＤ信
号バッファ装置１０４を設け、情報処理装置の初期化処
理中に、メモリモジュールの構成内容を示すＩＤコード
をバッファ装置１０４がメモリモジュールデータ信号バ
ス１１２へ出力し、メモリ制御装置１０２はこのメモリ
モジュールＡ１０５，Ｂ１０６の記憶容量などのメモリ
構成内容を示すＩＤコードをメモリモジュールデータ信
号バス１１２から受取ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリモジュールを制
御するための記憶管理装置に関するものである。
御するための記憶管理装置に関するものである。
【０００２】
【従来の技術】近年、情報関連機器利用形態の多様化に
ともない拡張性に関する技術の発展には目覚ましいもの
がある。その中でもメモリ装置の拡張性に関する技術が
重視されているのは言うまでもなく、最近では利用者が
情報関連機器のメモリ容量を自由に増設することを可能
にするメモリモジュールを装着する機構を設けた情報関
連機器が目につく。
ともない拡張性に関する技術の発展には目覚ましいもの
がある。その中でもメモリ装置の拡張性に関する技術が
重視されているのは言うまでもなく、最近では利用者が
情報関連機器のメモリ容量を自由に増設することを可能
にするメモリモジュールを装着する機構を設けた情報関
連機器が目につく。
【０００３】従来、異なった構成のメモリモジュールを
挿入可能な機構を持った情報処理装置のメモリ制御装置
において、メモリスロットに装着された各々のメモリモ
ジュールよりメモリモジュールの記憶容量などの記憶装
置の構成内容を示すメモリＩＤコードをメモリ制御装置
に直接入力して、このメモリＩＤコードを基に各メモリ
の制御を行っている。近年、大規模集積回路化にともな
ってメモリ制御装置もその例外でなく１チップ化が進め
られている。しかしながらメモリ制御装置とメモリモジ
ュールの間には多くの信号線が存在するため多入力ＬＳ
Ｉパッケージが必要となる。更にメモリモジュールの記
憶容量などの記憶装置の構成内容を示すメモリＩＤコー
ドをメモリ制御装置に直接入力することは不可能ではな
いが、不経済である。
挿入可能な機構を持った情報処理装置のメモリ制御装置
において、メモリスロットに装着された各々のメモリモ
ジュールよりメモリモジュールの記憶容量などの記憶装
置の構成内容を示すメモリＩＤコードをメモリ制御装置
に直接入力して、このメモリＩＤコードを基に各メモリ
の制御を行っている。近年、大規模集積回路化にともな
ってメモリ制御装置もその例外でなく１チップ化が進め
られている。しかしながらメモリ制御装置とメモリモジ
ュールの間には多くの信号線が存在するため多入力ＬＳ
Ｉパッケージが必要となる。更にメモリモジュールの記
憶容量などの記憶装置の構成内容を示すメモリＩＤコー
ドをメモリ制御装置に直接入力することは不可能ではな
いが、不経済である。
【０００４】以下に従来のメモリモジュールを制御する
ための記憶管理装置について説明する。図２は従来のメ
モリモジュールを制御するための記憶管理装置の構成図
である。図２において、１０１は処理装置、２０２はメ
モリ制御装置、１０３はメモリスロット、１０５はメモ
リモジュールＡ、１０６はメモリモジュールＢ、１０７
は処理装置制御信号線、１０８は処理装置アドレス信号
線、１０９は処理装置データ信号線、１１０はメモリモ
ジュール制御信号線、１１２はメモリモジュールデータ
信号バス、１１３はメモリモジュールアドレス信号線、
１１４はメモリモジュールＡ構成内容ＩＤ信号バス、１
１５はメモリモジュールＢ構成内容ＩＤ信号バス、１１
６は情報処理装置初期化信号線である。
ための記憶管理装置について説明する。図２は従来のメ
モリモジュールを制御するための記憶管理装置の構成図
である。図２において、１０１は処理装置、２０２はメ
モリ制御装置、１０３はメモリスロット、１０５はメモ
リモジュールＡ、１０６はメモリモジュールＢ、１０７
は処理装置制御信号線、１０８は処理装置アドレス信号
線、１０９は処理装置データ信号線、１１０はメモリモ
ジュール制御信号線、１１２はメモリモジュールデータ
信号バス、１１３はメモリモジュールアドレス信号線、
１１４はメモリモジュールＡ構成内容ＩＤ信号バス、１
１５はメモリモジュールＢ構成内容ＩＤ信号バス、１１
６は情報処理装置初期化信号線である。
【０００５】以上のような構成要素からなるメモリモジ
ュールを制御するための記憶管理装置について以下にこ
れら構成要素間の関係およびその動作を説明する。まず
メモリモジュールＡ１０５、メモリモジュールＢ１０６
をメモリスロット１０３に装着した状態で情報処理装置
の初期化を行うと、メモリ制御装置２０２はメモリモジ
ュールＡ構成内容ＩＤ信号バス１１４、メモリモジュー
ルＢ構成内容ＩＤ信号バス１１５のメモリＩＤコードの
状態によってメモリスロット１０３に装着されたメモリ
モジュールＡ１０５、メモリモジュールＢ１０６に見合
ったアドレス制御などを行う。
ュールを制御するための記憶管理装置について以下にこ
れら構成要素間の関係およびその動作を説明する。まず
メモリモジュールＡ１０５、メモリモジュールＢ１０６
をメモリスロット１０３に装着した状態で情報処理装置
の初期化を行うと、メモリ制御装置２０２はメモリモジ
ュールＡ構成内容ＩＤ信号バス１１４、メモリモジュー
ルＢ構成内容ＩＤ信号バス１１５のメモリＩＤコードの
状態によってメモリスロット１０３に装着されたメモリ
モジュールＡ１０５、メモリモジュールＢ１０６に見合
ったアドレス制御などを行う。
【０００６】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、メモリモジュールＡ構成内容ＩＤ信号バス
１１４、メモリモジュールＢ構成内容ＩＤ信号バス１１
５のメモリＩＤコードをメモリ制御装置２０２に直接入
力する必要があり、その結果メモリ制御装置２０２の入
力信号線の本数が増大する問題点を有していた。
の構成では、メモリモジュールＡ構成内容ＩＤ信号バス
１１４、メモリモジュールＢ構成内容ＩＤ信号バス１１
５のメモリＩＤコードをメモリ制御装置２０２に直接入
力する必要があり、その結果メモリ制御装置２０２の入
力信号線の本数が増大する問題点を有していた。
【０００７】本発明は上記問題を解決するもので、メモ
リ制御装置の入力信号線数を減少させることのできる記
憶管理装置を提供することを目的とする。
リ制御装置の入力信号線数を減少させることのできる記
憶管理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の記憶管理装置は、メモリモジュールＡ、メ
モリモジュールＢとメモリ制御装置の間にメモリＩＤ信
号バスのメモリＩＤコードの出力制御を行う機能を有す
る出力制御バッファを設け、情報処理装置の初期化処理
中に出力制御バッファはメモリ制御装置からの制御信号
によりメモリＩＤコードをメモリモジュールデータ信号
バスに出力し、このメモリＩＤコードをメモリ制御装置
がメモリモジュールデータ信号バスを介して受取るよう
に構成したものである。
に、本発明の記憶管理装置は、メモリモジュールＡ、メ
モリモジュールＢとメモリ制御装置の間にメモリＩＤ信
号バスのメモリＩＤコードの出力制御を行う機能を有す
る出力制御バッファを設け、情報処理装置の初期化処理
中に出力制御バッファはメモリ制御装置からの制御信号
によりメモリＩＤコードをメモリモジュールデータ信号
バスに出力し、このメモリＩＤコードをメモリ制御装置
がメモリモジュールデータ信号バスを介して受取るよう
に構成したものである。
【０００９】
【作用】本発明は前記した構成により、出力制御バッフ
ァを用いてメモリモジュールＡ、メモリモジュールＢか
ら出力されるメモリ構成内容のメモリＩＤコードを、情
報処理装置の初期化処理過程で未使用であるメモリモジ
ュールデータ信号バスに出力し、メモリ制御装置がこれ
をメモリ構成内容のメモリＩＤコードとして読込むこと
によって、メモリ制御装置の入力信号線数を減少させる
ことができる。
ァを用いてメモリモジュールＡ、メモリモジュールＢか
ら出力されるメモリ構成内容のメモリＩＤコードを、情
報処理装置の初期化処理過程で未使用であるメモリモジ
ュールデータ信号バスに出力し、メモリ制御装置がこれ
をメモリ構成内容のメモリＩＤコードとして読込むこと
によって、メモリ制御装置の入力信号線数を減少させる
ことができる。
【００１０】
【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の一実施例におけるメモリモジュー
ルを制御するための記憶管理装置の構成を示す構成図で
ある。図１において、１０１は処理装置、１０２はメモ
リ制御装置、１０３はメモリスロット、１０４はメモリ
モジュール構成内容ＩＤ信号バッファ装置、１０５はメ
モリモジュールＡ、１０６はメモリモジュールＢ、１０
７は処理装置制御信号線、１０８は処理装置アドレス信
号線、１０９は処理装置データ信号バス、１１０はメモ
リモジュール制御信号線、１１１はメモリモジュール構
成内容ＩＤ信号出力制御信号線、１１２はメモリモジュ
ールデータ信号バス、１１３はメモリモジュールアドレ
ス信号線、１１４はメモリモジュールＡ構成内容ＩＤ信
号バス、１１５はメモリモジュールＢ構成内容ＩＤ信号
バス、１１６は情報処理装置初期化信号線である。
する。図１は本発明の一実施例におけるメモリモジュー
ルを制御するための記憶管理装置の構成を示す構成図で
ある。図１において、１０１は処理装置、１０２はメモ
リ制御装置、１０３はメモリスロット、１０４はメモリ
モジュール構成内容ＩＤ信号バッファ装置、１０５はメ
モリモジュールＡ、１０６はメモリモジュールＢ、１０
７は処理装置制御信号線、１０８は処理装置アドレス信
号線、１０９は処理装置データ信号バス、１１０はメモ
リモジュール制御信号線、１１１はメモリモジュール構
成内容ＩＤ信号出力制御信号線、１１２はメモリモジュ
ールデータ信号バス、１１３はメモリモジュールアドレ
ス信号線、１１４はメモリモジュールＡ構成内容ＩＤ信
号バス、１１５はメモリモジュールＢ構成内容ＩＤ信号
バス、１１６は情報処理装置初期化信号線である。
【００１１】図３は図１の記憶管理装置における動作を
説明するためのタイミングチャートである。図３におい
て、３１６は情報処理装置初期化信号、３１１はメモリ
モジュール構成内容ＩＤ信号制御信号、３１２はメモリ
モジュールデータ信号、３０１はリセット解除時刻、３
０２はＩＤ読取時刻、３０３はメモリ制御装置初期化終
了時刻である。
説明するためのタイミングチャートである。図３におい
て、３１６は情報処理装置初期化信号、３１１はメモリ
モジュール構成内容ＩＤ信号制御信号、３１２はメモリ
モジュールデータ信号、３０１はリセット解除時刻、３
０２はＩＤ読取時刻、３０３はメモリ制御装置初期化終
了時刻である。
【００１２】以上のような構成要素からなる本実施例の
メモリモジュールを制御するための記憶管理装置につい
て以下にこれら構成要素間の関係およびその動作を説明
する。まずメモリモジュールＡ１０５、メモリモジュー
ルＢ１０６をメモリスロット１０３に装着した状態で情
報処理装置の初期化を行うと、メモリ制御装置１０２は
情報処理装置初期化信号３１６が偽になるリセット解除
時刻３０１のときメモリモジュール構成内容ＩＤ信号バ
ッファ装置１０４へのメモリモジュール構成内容ＩＤ信
号出力制御信号３１１を真とし、メモリモジュール構成
内容ＩＤ信号バッファ装置１０４がメモリモジュールデ
ータ信号バス１１２に対してメモリモジュールＡ構成内
容ＩＤ信号バス１１４、メモリモジュールＢ構成内容Ｉ
Ｄ信号バス１１５のメモリＩＤコードを出力する。ＩＤ
読取時刻３０２のときメモリ制御装置２０２はメモリモ
ジュールデータ信号バス１１２からメモリモジュールＡ
構成内容ＩＤ信号バス１１４、メモリモジュールＢ構成
内容ＩＤ信号バス１１５のメモリＩＤコードを受取る。
メモリ制御装置１０２の初期化処理が終了するメモリ制
御装置初期化終了時刻３０３のときメモリモジュール構
成内容ＩＤ信号出力制御信号３１１が偽となり、メモリ
モジュール構成内容ＩＤ信号バッファ装置１０４がメモ
リモジュールデータ信号バス１１２に対して出力してい
たメモリモジュールＡ構成内容ＩＤ信号バス１１４、メ
モリモジュールＢ構成内容ＩＤ信号バス１１５のメモリ
ＩＤコードの出力を停止する。以降メモリ制御装置１０
２は、処理装置１０１のデータ転送要求に対して応答し
メモリモジュールＡ１０５、メモリモジュールＢ１０６
に対して相応したデータ転送を行う。
メモリモジュールを制御するための記憶管理装置につい
て以下にこれら構成要素間の関係およびその動作を説明
する。まずメモリモジュールＡ１０５、メモリモジュー
ルＢ１０６をメモリスロット１０３に装着した状態で情
報処理装置の初期化を行うと、メモリ制御装置１０２は
情報処理装置初期化信号３１６が偽になるリセット解除
時刻３０１のときメモリモジュール構成内容ＩＤ信号バ
ッファ装置１０４へのメモリモジュール構成内容ＩＤ信
号出力制御信号３１１を真とし、メモリモジュール構成
内容ＩＤ信号バッファ装置１０４がメモリモジュールデ
ータ信号バス１１２に対してメモリモジュールＡ構成内
容ＩＤ信号バス１１４、メモリモジュールＢ構成内容Ｉ
Ｄ信号バス１１５のメモリＩＤコードを出力する。ＩＤ
読取時刻３０２のときメモリ制御装置２０２はメモリモ
ジュールデータ信号バス１１２からメモリモジュールＡ
構成内容ＩＤ信号バス１１４、メモリモジュールＢ構成
内容ＩＤ信号バス１１５のメモリＩＤコードを受取る。
メモリ制御装置１０２の初期化処理が終了するメモリ制
御装置初期化終了時刻３０３のときメモリモジュール構
成内容ＩＤ信号出力制御信号３１１が偽となり、メモリ
モジュール構成内容ＩＤ信号バッファ装置１０４がメモ
リモジュールデータ信号バス１１２に対して出力してい
たメモリモジュールＡ構成内容ＩＤ信号バス１１４、メ
モリモジュールＢ構成内容ＩＤ信号バス１１５のメモリ
ＩＤコードの出力を停止する。以降メモリ制御装置１０
２は、処理装置１０１のデータ転送要求に対して応答し
メモリモジュールＡ１０５、メモリモジュールＢ１０６
に対して相応したデータ転送を行う。
【００１３】
【発明の効果】以上のように本発明によれば、メモリモ
ジュールとメモリ制御装置の間に出力制御バッファを設
けて、メモリ構成内容のメモリＩＤコードの出力制御を
行い、このメモリＩＤコードを情報処理装置の初期化処
理中にメモリモジュールデータ信号バスに出力し、これ
をメモリ制御装置がメモリモジュール信号バスを介して
受取ることにより、入力信号線の少ないメモリモジュー
ルを制御するための記憶管理装置を実現できるものであ
る。
ジュールとメモリ制御装置の間に出力制御バッファを設
けて、メモリ構成内容のメモリＩＤコードの出力制御を
行い、このメモリＩＤコードを情報処理装置の初期化処
理中にメモリモジュールデータ信号バスに出力し、これ
をメモリ制御装置がメモリモジュール信号バスを介して
受取ることにより、入力信号線の少ないメモリモジュー
ルを制御するための記憶管理装置を実現できるものであ
る。
【図１】本発明の一実施例における記憶管理装置の構成
図
図
【図２】従来における記憶管理装置の構成図
【図３】本発明の一実施例における記憶管理装置の動作
を説明するタイミングチャート
を説明するタイミングチャート
１０１ 処理装置 １０２ メモリ制御装置 １０３ メモリスロット １０４ モジュール構成内容ＩＤ信号バッファ装置 １０５ メモリモジュールＡ １０６ メモリモジュールＢ １０７ 処理装置制御信号線 １０８ 処理装置アドレス信号線 １０９ 処理装置データ信号バス １１０ メモリモジュール制御信号線 １１１ モジュール構成内容ＩＤ信号出力制御信号線 １１２ メモリモジュールデータ信号バス １１３ メモリモジュールアドレス信号線 １１４ メモリモジュールＡ構成内容ＩＤ信号バス １１５ メモリモジュールＢ構成内容ＩＤ信号バス １１６ 情報処理装置初期化信号線 ３０１ リセット解除時刻 ３０２ ＩＤ読取時刻 ３０３ メモリ制御装置初期化終了時刻 ３１１ モジュール構成内容ＩＤ信号出力許可信号 ３１２ メモリモジュールデータ信号 ３１６ 情報処理装置初期化信号
Claims (1)
- 【請求項１】 情報処理装置における記憶管理装置であ
って、メモリ構成内容をメモリＩＤコードとしてメモリ
ＩＤ信号バスへ出力する機能を有するメモリモジュール
と、前記メモリＩＤコードを必要とするメモリ制御装置
と、前記メモリＩＤコードの出力制御を行う機能を有す
る出力制御バッファを備え、情報処理装置の初期化処理
中に前記メモリ制御装置からの制御信号により前記出力
制御バッファは、前記メモリＩＤコードをメモリモジュ
ールデータ信号バスに出力し、このメモリＩＤコードを
前記メモリ制御装置がメモリモジュールデータ信号バス
を介して受取るように構成した記憶管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912893A JPH06231039A (ja) | 1993-02-08 | 1993-02-08 | 記憶管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912893A JPH06231039A (ja) | 1993-02-08 | 1993-02-08 | 記憶管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231039A true JPH06231039A (ja) | 1994-08-19 |
Family
ID=11990829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1912893A Pending JPH06231039A (ja) | 1993-02-08 | 1993-02-08 | 記憶管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351053B1 (ko) * | 2000-05-19 | 2002-09-05 | 삼성전자 주식회사 | 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈 |
-
1993
- 1993-02-08 JP JP1912893A patent/JPH06231039A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351053B1 (ko) * | 2000-05-19 | 2002-09-05 | 삼성전자 주식회사 | 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050144338A1 (en) | Data transfer apparatus | |
| US6081877A (en) | Method and apparatus for fast data transfer using internal clock of relatively low frequency | |
| KR900005287A (ko) | 데이타 제어 장치 및 그것을 사용하는 시스템 | |
| KR100218265B1 (ko) | 우선 순위 요구 및 바이패스 버스 | |
| JPS58502027A (ja) | 低デ−タ転送率の直列入出力インタ−フェイスをモニタするようにされた周辺装置 | |
| JPH06231039A (ja) | 記憶管理装置 | |
| US5748920A (en) | Transaction queue in a graphics controller chip | |
| JPH11163970A (ja) | 装置内基盤制御システム | |
| US5333259A (en) | Graphic information processing system having a RISC CPU for displaying information in a window | |
| EP1544844B1 (en) | System and method for controlling display of mobile terminal | |
| JP2000276435A (ja) | データ転送装置及びデータ転送方法 | |
| JP2001056803A (ja) | マイクロコンピュータ | |
| JP2000155738A (ja) | データ処理装置 | |
| JPH09186836A (ja) | ディジタル複写機 | |
| JPS6244352B2 (ja) | ||
| US20040268081A1 (en) | Apparatus and method for storing digital data | |
| JP2912090B2 (ja) | タイムスロットインタチェンジ回路 | |
| JPH07319841A (ja) | シリアル制御装置 | |
| KR100192774B1 (ko) | 고속 중형 컴퓨터의 메모리구조 자동 인지장치 | |
| JP2647962B2 (ja) | 表示制御装置 | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JPH0553923A (ja) | 主記憶装置制御回路 | |
| JPH0425958A (ja) | アドレスカウンタ制御方式 | |
| JPH0581445A (ja) | マイクロコンピユータｌｓｉ | |
| JP2000322376A (ja) | バスインターフェース変換回路 |