JPS6037936B2 - 監視装置 - Google Patents
監視装置Info
- Publication number
- JPS6037936B2 JPS6037936B2 JP55073948A JP7394880A JPS6037936B2 JP S6037936 B2 JPS6037936 B2 JP S6037936B2 JP 55073948 A JP55073948 A JP 55073948A JP 7394880 A JP7394880 A JP 7394880A JP S6037936 B2 JPS6037936 B2 JP S6037936B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- address
- counter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明は、プロセッサに入出力装置と共に接続され、
この入出力装置よりプロセッサに応答信号が所定時間内
に入力されなかった場合に疑似的な応答信号をプロセッ
サに入力させる監視装置に関する。
この入出力装置よりプロセッサに応答信号が所定時間内
に入力されなかった場合に疑似的な応答信号をプロセッ
サに入力させる監視装置に関する。
従来、プロセッサが入出力装置にデータのアクセスを要
求する場合に、プロセッサは、まずアクセスのリクエス
ト信号を入出力装置に出力し、次いで入出力装置から応
答信号が入力されるのを特つ。
求する場合に、プロセッサは、まずアクセスのリクエス
ト信号を入出力装置に出力し、次いで入出力装置から応
答信号が入力されるのを特つ。
そして、応答信号を受信すると、プロセッサは次のステ
ップに進むようにしていた。従って、応答信号が受信さ
れないと、プロセッサは、次のステップに進むことがで
きず、いわゆるハングアップとなる。このような状態は
、プ。セッサを含むシステム全体の機能を停止したこと
になるので、プロセッサをこのような状態から解放して
やることが必要である。この発明は、前記のような問題
を解決するためになされたもので、プロセッサが入出力
装置の応答信号を待機する状態になったときは、応答信
号が地力されるべき所定時限後に疑似的な応答信号を出
力させてシステム全体の機能を停止させないようにする
ことができる監視装置を提供することを目的とする。以
下、この発明の−実施例を第１図に示すブロック図を参
照して説明する。
ップに進むようにしていた。従って、応答信号が受信さ
れないと、プロセッサは、次のステップに進むことがで
きず、いわゆるハングアップとなる。このような状態は
、プ。セッサを含むシステム全体の機能を停止したこと
になるので、プロセッサをこのような状態から解放して
やることが必要である。この発明は、前記のような問題
を解決するためになされたもので、プロセッサが入出力
装置の応答信号を待機する状態になったときは、応答信
号が地力されるべき所定時限後に疑似的な応答信号を出
力させてシステム全体の機能を停止させないようにする
ことができる監視装置を提供することを目的とする。以
下、この発明の−実施例を第１図に示すブロック図を参
照して説明する。
第１図において、監視装置１は、バスｌａを介して図示
なしのマイクロプロセッサ及び入出力装置に接続されて
いる。バスｌａは、前記マイクロプロセッサと各種入出
力装置及びゲート回路２とを夫々接続しており、前記マ
イクロプロセッサから前記各種入出力装置に出力される
アドレス信号ＡＤＤＲを夫々の入出力装置及びゲート回
路２に出力する。ゲート回路２は、前監監視装置１に１
個だけ設けられ前記バスｌａを介して出力されるアドレ
ス信号ＡＤＤＲを入力するとともに、該信号と後述する
カウンタ６からの出力信号（ゲート信号）との論理積を
とり、バスｌａから入力されたアドレス信号ＡＤＤＲと
カウンタ６からの前記ゲート信号とが同一アドレスであ
ると判断したときにだけ前記アドレス信号ＡＤＤＲを出
力する。記憶回路３は、前記ゲート回路２からのアドレ
ス信号を受けてこれを一時的に記憶する。該記憶回路３
の出力側は表示回路４に接続されており、カウンタ６か
ら該表示回路４に制御信号４ａが出力されるとその記憶
内容を該表示回路４に出力して表示回路４において表示
する。また、バスｌａのリード・リクエスト信号ＲＲＥ
Ｑ（又はライト・リクエスト信号ＷＲＥＱ）はオア・ゲ
ート５を介してカウンタに導かれ、該カゥンタ６はその
立上りからカウントを開始する。カゥンタ６は、一定の
カウント数に達すると疑似的な応答信号ＲＥＳＰ及び制
御信号４ａを出力し、またバスｌａから供給される応答
信号ＲＥＳＰによりカウントをリセットする構成を有す
る。次に第２図に示す波形図を参照して動作を説明する
。バスｌａを介してマイクロプロセッサを出力したりー
ド・リクエスト信号ＲＲＥＱ（又はライト．リクエスト
信号ＷＲＥＱ）（第２図ａ）を時刻らで受信すると、カ
ウンタ６はカウントを開始する。そして時刻ｔ，に応答
信号ＲＥＳＰ（第２図ｂ）を受信するので、カウント６
はリセツトされる。この応答信号ＲＥＳＰは、入出力装
置が正常に動作することによってこれにより出力された
ものである。一方、入出力装置に何らかの異常が生じた
場合は、時亥山２でリード・リクエスト信号ＲＲＥＱ（
又はライト・リクエスト信号ＷＲＥＱ）ぎ出力され、本
来ならば応答信号ＲＥＳＰを受信すべき時刻ら‘こなっ
ても受信されない。
なしのマイクロプロセッサ及び入出力装置に接続されて
いる。バスｌａは、前記マイクロプロセッサと各種入出
力装置及びゲート回路２とを夫々接続しており、前記マ
イクロプロセッサから前記各種入出力装置に出力される
アドレス信号ＡＤＤＲを夫々の入出力装置及びゲート回
路２に出力する。ゲート回路２は、前監監視装置１に１
個だけ設けられ前記バスｌａを介して出力されるアドレ
ス信号ＡＤＤＲを入力するとともに、該信号と後述する
カウンタ６からの出力信号（ゲート信号）との論理積を
とり、バスｌａから入力されたアドレス信号ＡＤＤＲと
カウンタ６からの前記ゲート信号とが同一アドレスであ
ると判断したときにだけ前記アドレス信号ＡＤＤＲを出
力する。記憶回路３は、前記ゲート回路２からのアドレ
ス信号を受けてこれを一時的に記憶する。該記憶回路３
の出力側は表示回路４に接続されており、カウンタ６か
ら該表示回路４に制御信号４ａが出力されるとその記憶
内容を該表示回路４に出力して表示回路４において表示
する。また、バスｌａのリード・リクエスト信号ＲＲＥ
Ｑ（又はライト・リクエスト信号ＷＲＥＱ）はオア・ゲ
ート５を介してカウンタに導かれ、該カゥンタ６はその
立上りからカウントを開始する。カゥンタ６は、一定の
カウント数に達すると疑似的な応答信号ＲＥＳＰ及び制
御信号４ａを出力し、またバスｌａから供給される応答
信号ＲＥＳＰによりカウントをリセットする構成を有す
る。次に第２図に示す波形図を参照して動作を説明する
。バスｌａを介してマイクロプロセッサを出力したりー
ド・リクエスト信号ＲＲＥＱ（又はライト．リクエスト
信号ＷＲＥＱ）（第２図ａ）を時刻らで受信すると、カ
ウンタ６はカウントを開始する。そして時刻ｔ，に応答
信号ＲＥＳＰ（第２図ｂ）を受信するので、カウント６
はリセツトされる。この応答信号ＲＥＳＰは、入出力装
置が正常に動作することによってこれにより出力された
ものである。一方、入出力装置に何らかの異常が生じた
場合は、時亥山２でリード・リクエスト信号ＲＲＥＱ（
又はライト・リクエスト信号ＷＲＥＱ）ぎ出力され、本
来ならば応答信号ＲＥＳＰを受信すべき時刻ら‘こなっ
ても受信されない。
従って、カウンタ６のカウントが時限Ｔで所定値に達し
、時刻ｔ４でカウンタ６即ち監視装置１から疑似的な応
答信号ＲＥＳＰがバスｌａに出力される。これにより、
プロセッサは、待機状態を解除し、ステップを進行させ
る。これと共に、カウンタ６は、ゲート信号４ｂを出力
する。該ゲート信号４ｂがゲート回路２に入力されると
ゲート回路２は該ゲート信号と前記バスｌａを介して与
えられるアドレス信号ＡＤＤＲとの論理積をとって記憶
回路３に上記ＡＤＤＲを出力する。そして該信号は前記
カウンタ６から制御信号４ａが表示回路４に出力される
まで記憶回路３において記憶される。表示回路４により
表示されたアドレスは、応答信号ＲＥＳＰを出力できな
かった入出力装置のものである。以上のように、この発
明によれば、リード・リクエスト信号（又はライト・リ
クエスト信号）の出力後、所定時限で疑似的な応答信号
を発生するようにしたので部分的な故障により、システ
ム全体の機能が停止状態となるのを防止でき、またその
時点でバス上に出力されていたアドレスを表示させたの
で障害の発見が容易となる。
、時刻ｔ４でカウンタ６即ち監視装置１から疑似的な応
答信号ＲＥＳＰがバスｌａに出力される。これにより、
プロセッサは、待機状態を解除し、ステップを進行させ
る。これと共に、カウンタ６は、ゲート信号４ｂを出力
する。該ゲート信号４ｂがゲート回路２に入力されると
ゲート回路２は該ゲート信号と前記バスｌａを介して与
えられるアドレス信号ＡＤＤＲとの論理積をとって記憶
回路３に上記ＡＤＤＲを出力する。そして該信号は前記
カウンタ６から制御信号４ａが表示回路４に出力される
まで記憶回路３において記憶される。表示回路４により
表示されたアドレスは、応答信号ＲＥＳＰを出力できな
かった入出力装置のものである。以上のように、この発
明によれば、リード・リクエスト信号（又はライト・リ
クエスト信号）の出力後、所定時限で疑似的な応答信号
を発生するようにしたので部分的な故障により、システ
ム全体の機能が停止状態となるのを防止でき、またその
時点でバス上に出力されていたアドレスを表示させたの
で障害の発見が容易となる。
そのうえ１個のゲート回路でアドレス選択を行なうアド
レスデコーダの機能とを持たせるようにしたので、各々
のアドレスに対応して論理ゲートを設ける必要がなくな
り、回路構成の簡素化が図れ、部品点数減少による信頼
性の向上を図ることができる。
レスデコーダの機能とを持たせるようにしたので、各々
のアドレスに対応して論理ゲートを設ける必要がなくな
り、回路構成の簡素化が図れ、部品点数減少による信頼
性の向上を図ることができる。
第１図はこの発明の一実施例による監視装置のフロック
図、第２図は第１図に示す監視装置１の動作を説明する
波形図である。 １・・・・・・監視装置、２・・・・・・ゲート、３・
・・・・・記憶回路、４・・・・・・表示回路、６・・
・・・・カウンタ。 第２図第１図
図、第２図は第１図に示す監視装置１の動作を説明する
波形図である。 １・・・・・・監視装置、２・・・・・・ゲート、３・
・・・・・記憶回路、４・・・・・・表示回路、６・・
・・・・カウンタ。 第２図第１図
Claims (1)
- １ データのアクセスを入出力装置に要求するリクエス
ト信号を出力した後、応答信号を受信することによりス
テツプを進めるプロセツサに前記入出力装置と共にバス
を介して接続される監視装置において、前記リクエスト
信号の前縁からカウントを開始して予め定めたカウント
数で疑似的な応答信号を前記プロセツサへ出力すると共
に前記バスより受信される応答信号によりリセツトされ
るカウンタと、前記バスを介して出力されるアドレス信
号を入力するとともに前記カウンタからの出力信号を受
けて前記アドレス信号と前記カウンタからの出力信号と
に基づきアドレス選択を行なつた後出力する１個のゲー
ト回路と、前記カウンタの応答信号の出力により前記ゲ
ート回路から出力されるアドレス信号のアドレスを表示
する表示回路とを備えたことを特徴とする監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55073948A JPS6037936B2 (ja) | 1980-05-30 | 1980-05-30 | 監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55073948A JPS6037936B2 (ja) | 1980-05-30 | 1980-05-30 | 監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57728A JPS57728A (en) | 1982-01-05 |
| JPS6037936B2 true JPS6037936B2 (ja) | 1985-08-29 |
Family
ID=13532816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55073948A Expired JPS6037936B2 (ja) | 1980-05-30 | 1980-05-30 | 監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037936B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282865A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | 入出力回路 |
| JPS6468858A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Microprocessor peripheral circuit |
-
1980
- 1980-05-30 JP JP55073948A patent/JPS6037936B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57728A (en) | 1982-01-05 |
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