JPH01258291A - デュアルポートメモリのアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、デュアルポートメモリのアクセス制御装置に
係り、特に他方動作中表示信号の検出端子を持たない計
算機システムのアクセス制御に関する。

（従来の技術） 従来、デュアルポートメモリに対して２系統の計算機シ
ステムを接続したものとしては第５図に示すものが知ら
れている。これはデュアルポートメモリとして２組のア
ドレス入力端子、データ入出力端子、読出し信号入力端
子、書込み信号入力端子、選択信号入力端子及び他方動
作中表示信号出力端子を設けてなる共有メモリ１の各端
子に２系統の計算機システム２．３をそれぞれ直接接続
している。そして各計算機システム２．３と共有メモリ
１との間には各端子を介して選択信号Ｃ８，、ＣＳ２、
アドレス信号ＡＤＲ２゜Ａ　Ｄ　Ｒ２、データ信号ＤＡ
Ｔ１．ＤＡＴ２、読出し信号ＲＤ１．ＲＤ２、書込み信
号ＷＲ，。

ＷＲ２、他方動作中表示信号ＲＤＹｔ　、ＲＤＹ２がそ
れぞれ送受信されるようになっている。

そしてこの装置においては各計算機システム２゜３の両
方から共有メモリ１に同時にデータの入出力動作が実行
されてデータが互いに干渉し合うと問題があるため、こ
れを防止するために各計算機システム２，３は互いに他
方動作中表示信号ＲＤＹ１．ＲＤＹ２をチエツクし合っ
て相手側がすでにデータの入出力動作中は自己のデータ
の入出力動作を開始せずに待機させ、相手側がデータの
入出力動作を終了すると自己のデータの入出力動作を開
始させるようにしている。

（発明が解決しようとする課題） 上述した従来装置では各計算機システムとも他方動作中
表示信号の入力端子を備え、その端子から入力される他
方動作中表示信号によって共有メモリ１に対して相手側
がデータの入出力動作中か否かの判断ができる構成とな
っているので問題はなかったが、例えば計算機システム
として比較的安価で構成が簡単なマイクロコンピュータ
を使用することを考えるとこのようなマイクロコンピュ
ータには他方動作中表示信号の入力端子を持っていない
ものがほとんどであり、このようなマイクロコンピュー
タを上述した計算機システムに使用しようとすると他方
動作中表示信号の人力判断ができないため計算機システ
ムが同時にデータの入出力を実行してしまうことが発生
するため使用することができない問題があった。

そこで本発明は、他方動作中表示信号の入力端子を持っ
ていない計算機システムを使用してデュアルポートメモ
リに対するアクセス制御が確実にでき、しかもデータの
アクセス制御を高効率で実行できるデュアルポートメモ
リのアクセス制御装置を提供しようとするものである。

［発明の構成］ （課題を解決するための手段） 本発明は、アドレス入力端子、データ入出力端子、読出
し信号入力端子、書込み信号入力端子、選択信号入力端
子及び他方動作中表示信号出力端子をそれぞれ２組設け
てなるデュアルポートメモリと、このメモリの各組の各
端子に対して少なくとも一方は他方動作中表示信号出力
端子を除いてそれぞれ直接接続された２系統の計算機シ
ステムと、この各計算機システムが直接接続されない他
方動作中表示信号出力端子からの他方動作中表示信号が
他方の計算機システムによるメモリへの読出しや書込み
を行なっていない非活性状警示している期間を測定する
期間測定手段と、この期間測定手段による１ｉ１１定期
間が予め設定された期間あつたときタイミング長有効信
号を出力する有効信号出力手段と、メモリに対して他方
動作中表示１１号出力端子を除いて接続された計算機シ
ステムによる読出しあるいは書込みの終了時に有効信号
出力手段からタイミング長有効信号が出力されていると
タイミング有効検出信号を出力する有効検出信号出力手
段を設けてなり、メモリに対して他方動作中表示信号出
力端子を除いて接続された計算機システムは有効検出信
号出力手段からのタイミング有効検出信号をポートを介
して取込むことによりメモリに対するアクセス制御の有
効性を判断するものである。

（作用） このような構成の本発明においては、計算機システムに
直接接続されない他方動作中表示（５号出力端子から出
力される他方動作中表示信号が他方の計算機システムに
よるメモリへアクセス状態が非活性状態にあるとその期
１ｍを測定する。そしてこの測定期間が予め設定された
期間あるとタイミング長有効信号が出力され、その後こ
ちら側の、ｉＩ算機システムによるメモリへの書込みゃ
読出しが終了し、そのときタイミング長有効信号が出力
され続けているとタイミング有効検出信号が出力されポ
ートを介してこちら側の計算機システムに取込まれる。

しかしてこちら側の計算機システムは相手側の計算機シ
ステムがデータの書込みゃ読出しを行なっていない期間
にこちら側からのデータの書込みや読出しが行われたと
判断しメモリに対するアクセス制御の有効性を判断する
。

従ってもしこちら側の計算機システムによるメモリへの
書込みや読出しが終了してもタイミング有効検出信号が
ポートを介して検出されなければ合同のデータの書込み
ゃ読出しはｉＥ常に終了していないと判断することがで
きる。従って再度同じデータを書込み、読出し制御すれ
ばよい。

（実施例） 以下、本発明の一実施１例を図面を参照して説明する。

第１図において２組のアドレス人力端子、データ入出力
端子、読出し信号入力端子、書込み信号入力端子、選択
信号入力端子及び他方動作中表示信号出力端子を設けて
なるデュアルポートメモリとしての共有メモリである。

１２は前記共有メモリ１１の一方の組の各端子のうち他
方動作中表示信号出力端子を除く残りの各端子と直接接
続された第１の計算機システム、１３は前記共有メモリ
１１の他方の組の各端子と直接接続された第２の計算機
システムである。すなわち前記第１の計算機システム２
は他方動作中表示信号を直接入力できる入力端子を備え
ていないものである。

前記第１の計算機システム２と前記共有メモリ１との間
には各端子を介して選択信号Ｃ８１、アドレス信号ＡＤ
Ｒ２、データ信号Ｄ　Ａ　Ｔ　１　、読出し信号ＲＤ１
、書込み信号ＷＲ，がそれぞれ送受信されるようになっ
ている。また前記第２の計算機システム３と前記共有メ
モリ１との間には各端子を介して選択信号Ｃ８２、アド
レス信号ＡＤＲ２、データ信号ＤＡＴ２、読出し信号Ｒ
Ｄ２、書込み信号ＷＲ２、他方動作中表示信号ＲＤＹ２
がそれぞれ送受信されるようになっている。

前記第１の計算機システム２はクロック発振器１４から
のクロック信号ＣＬに同期して動作するようになってい
る。

前記クロック信号ＣＬ、読出し信号ＲＤ１、書込み信号
ＷＲ，及び前記共有メモリ１１からの他方動作中表示信
号ＲＤＹ、をタイミング判定装置１５に入力している。

前記タイミング判定装置１５は期間測定手段、有効信号
出力手段、有効検出信号出力手段で構成され、具体的に
は第２図に示すように期間測定手段は３個のＤ形フリッ
プフロップ１６，１７゜１８から入る一種のシフトレジ
スタで構成され、有効信号出力手段は３人力形論理積回
路１９で構成され、有効検出信号出力手段はＤ形フリッ
プフロップ２０と２人力形論理積回路２１で構成されて
いる。

前記期間ａ定手段は前記他方動作中表示信号ＲＤＹ、を
初段のフリップ７０ツブ１６のＤ入力端子に入力すると
ともに前記クロック信号ＣＬを各段のフリップフロップ
１６，１７．１８のＣＫ入力端子に入力している。そし
て初段のフリップフロップ１６のＱ出力端子からのタイ
ミング信号Ｔ１を次段の７リツプフロツプ１７のＤ入力
端子に入力するとともに前記有効信号出力手段を構成す
る３人力形論理積回路１９の１つの入力端子に人力して
いる。また次段のフリップフロップ１７のＱ出力端子か
らのタイミング信号Ｔ２を最終段のフリップフロップ１
８のＤ入力端子に入力するとともに前記３人力形論理積
回路１９のもう１つの入力端子に人力している。さらに
最終段のフリップフロップ１８のＱ出力端子からのタイ
ミング信号Ｔ３を前記３人力形論理積回路１９の残りの
１つの入力端子に人力している。

前記３人力形論理積回路１９は各タイミング信号Ｔ、〜
Ｔ３がすべてハイレベルになると非活性状態のｉ’ｊ１
１定期間が設定期間継続したとしてタイミング長有効信
号ＴＬＳを出力するようにしている。

そしてこのタイミング長有効信号ＴＬＳを有効検出信号
出力手段を構成する前記フリップフ口ップ２０のＤ入力
端子に入力している。

前記２人力形論理積回路２１には負論理信号である前記
読出し信号ＲＤ、及び前記書込み信号ＷＲ，をそれぞれ
入力している。前ｔピノ人力形論理積回路２１は前記各
信号ＲＤ、、ＷＲ，の負論理ＯＲを演算し、入出力動作
終了信号ＥＮＤを出力して前記フリップフロップ２０の
ＣＫ入力端子に入力している。

そして前記フリップフロップ２０のＱ出力端子をタイミ
ング判定装置１５の出力端子とし、その出力端子からタ
イミング有効検出信号ＴＤＳを出力するようにしている
。

そして前記タイミング判定装置１５からのタイミングＨ
効検出信号ＴＤＳをＩ１０ポート２２に入力している。

前記第１の計算機システム１２は前記Ｉ１０ポート２２
からタイミング有効検出信号ＴＤＳを読込み今行なった
データの書込みや読出しが有効か否かの判断を行なうよ
うになっている。

このような構成の本実施例においては、クロック発振器
１４から第３図の（ａ）に示すクロック信号ＣＬが出力
されこれに同期して第１の計算機システム１２は動作す
る。

令弟１の計算機システム１２から第３図の（ｂ）、（ｃ
）、（ｄ）、（ｅ）、（ｆ）で示すタイミングで選択信
号ＣＳ、、アドレス信号ＡＤＲ，、データ信号ＤＡＴ、
　、読出し信号ＲＤ、　、書込み信号ＷＲ，が出力され
、がっ共ａメモリ１１から第３図の（ｇ）で示すタイミ
ングで他方動作中表示信号ＲＤＹ、が発生したとすると
、タイミング判定装置１５では先ず初段のフリップフロ
ップ１６がクロック信号ＣＬの立上がりで他方動作中表
示信号ＲＤＹ、のレベルをラッチするのでそのとき他方
動作中表示信号ＲＤＹ、が非活性状態のハイレベルにな
っていればフリップフロップ１６はハイレベル状態をラ
ッチしそのＱ出力端子から第３図の（ｈ）に示すハイレ
ベルのタイミング信号Ｔ、を出力する。この状態で２つ
目のクロック信号ＣＬが入力されると次段のフリップフ
ロップ１７がハイレベル状態をラッチしそのＱ出力端子
から第３図の（ｉ）に示すハイレベルのタイミング信号
Ｔ２を出力する。この状態でさらに３つ目のクロック信
号ＣＬが入力されると最終段のフリップフロップ１８も
ハイレベル状態をラッチしそのＱ出力端子から第３図の
（ｊ）に示すハイレベルのタイミング信号Ｔ、を出力す
る。

こうして各タイミング信号Ｔ、〜Ｔ３がすべてハイレベ
ルになると３人力形論理積回路１９から第３図の（ｋ）
に示すようなタイミング長有効信号ＴＬＳが出力される
ようになる。これは例えばクロック信号ＣＬの発生時間
間隔をｔとすると少なくとも他方動作中表示信号ＲＤＹ
、が非活性状態を２を以上継続したときタイミング長有
効信号ＴＬＳが出力されることになる。もし２を間に他
方動作中表示信号ＲＤＹ、が活性状態になるとこのとき
は初段のフリップフロップ１６がローレベルをラッチし
てタイミング信号Ｔｌをローレベルにするのでタイミン
グ長有効信号ＴＬＳの出力は行われない。

３人力形論理積回路１９からタイミング長有効信号ＴＬ
Ｓの出力が行われている状態で第１の計算機システム１
２から共有メモリ１１への読出しｆｍｍｌＤ１あるいは
書込み信号ＷＲ，の人力が終了すると２人力形論理積回
路２１からの入出力動作終了信号ＥＮＤはローレベルか
らハイレベルに立上がり、この立上がりによってフリッ
プフロップ２０はハイレベルなタイミング長有効信号Ｔ
ＬＳをラッチするようになる。しかしてフリップフロッ
プ２０からは第３図の（ｍ）に示すようなタイミング有
効検出信号ＴＤＳが出力されるようになる。

しかしてｍｌの計算機システム１２はＩ１０ポート２２
からタイミング有効検出信号ＴＤＳを読込み今行なった
データの読出しあるいは書込みが有効に終了したことを
判断できることになる。

もし第２の計算機システム１３によって共有メモリ１１
がアクセスされていれば３人力形論理積回路１９の出力
はローレベルであり、従って２人力形論理積回路２１か
ら入出力動作終了信号ＥＮＤが出力されたときフリップ
フロップ２ｏはローレベルをラッチするのでタイミング
有効検出信号ＴＤＳの出力は行われない。従ってこのと
きには第１の計算機システム１２は今行なったデータの
読出しあるいは書込みが有効でないことを判断しアクセ
ス制御の再実行を行なうことになる。

このように第２の計算機システム１３がアクセス制御を
行なっているときに同時に行なった第１の計算機システ
ム１２よるアクセス制御は有効でないと確実に判断でき
るので誤動作を確実に防止できる。

またデータのアクセス制御が有効であったか否かの判断
に他方動作中表示信号ＲＤＹＩが少なくとも２を時間以
上継続してノ＼イレベルとなっていることを条件として
いるので各計算機システム１２．１３による共有メモリ
１１のアクセス動作が多少重複することがあってもデー
タの書込みや読出しが正常にできる場合にはそれに対処
できるので、このような場合にアクセスを再実行する必
要なく従ってアクセス制御の再実行を減少させることが
できる。従ってアクセス制御の効率を向上することがで
き高効率化を実現できる。

またタイミング判定装置１５を４個のフリップフロップ
１６．１７．１８．２０と２個の論理積回路１９．２１
のみで構成できるので付加される構成は非常に簡単であ
る。

さらに第１の計算機システム１２の動作基準となるクロ
ック信号ＣＬをタイミング判定回路１５の動作基準とし
ても使用しているので装置全体の同期化を図ることがで
き各信号間の同期が確実のとれ安定した制御ができる。

次に本発明の他の実施例を図面を参照して説明する。

これは第４図に示すようにタイミング判定装置１５とし
て期間ｉ１！１定手段を構成する最終段のＤ形フリップ
フロップ１８を省略し、かつ有効信号出力手段として２
人力論理積回路２２を使用し、この論理積回路２２にタ
イミング信号Ｔ１及びＴ２を人力するようにしたもので
ある。すなわち期間Δ−１定手段を２段のシフトレジス
タで構成したものである。

なお、その他の回路については前記実施例と同一である
。

この実施例では他方動作中表示信号の測定時間が少なく
ともクロック信号ＣＬの１周期−を以上あればタイミン
グ長有効信号ＴＳＬを出力し、それをフリップフロップ
２０において入出力動作終ｒ他号ＥＮＤによってラッチ
しタイミング有効検出信号ＴＤＳを発生させるものであ
る。

すなわちこの実施例は計算機システム１２゜１３による
共何メモリ１１へのデータの書込みや読出しがクロック
信号ＣＬの１周期分の時間あれば充分できる場合に適用
されるもので、それだけ処理スピードをアップできると
ともに回路も簡単となる。

なお、一般に読出し及び書込みの動作が正常に終了する
ために必要な最小の時間Ｔがクロ・ツクの周期ｔに対し
て（ｎ−１）ｔ≦Ｔ≦ｎｔの関係にあるとき、ｎ＋１段
のシフトレジスタを使用することによってタイミングの
設定ができることになる。従って期間測定手段としては
これに基づいてシフトレジスタを構成すればよい。

［発明の効果］ 以上詳述したように本発明によれば、他方動作中表示信
号の入力端子を持っていない計算機システムを使用して
デュアルポートメモリに対するアクセス制御が確実にで
き、しかもデータのアクセス制御を高効率で実行できる
デュアルポートメモリのアクセス制御装置を提供できる
ものである。

【図面の簡単な説明】

第１図乃至第３因は本発明の一実施例を示すもので、第
１図は回路ブロック図、第２図は第１図におけるタイミ
ング判定装置の具体回路図、第３図は各部の入出力波形
図、第４図は本発明の他の実施例を示すタイミング判定
装置の具体回路図、第５図は従来例を示す回路ブロック
図である。 １１・・・共有メモリ、１２．１３・・・計算機システ
ム、１４・・・クロック発振器、１５・・・タイミング
判定装置、１６，１７．１８・・・Ｄ形フリップフロッ
プ（期間測定手段）、１９・・・３人力形論理積回路（
有効信号出力手段）、２０・・・Ｄ形フリップフロツブ
及び２１・・・２人力形論理積回路（有効検出信号出力
手段）。 出願人代理人　弁理士　鈴汀武彦 第４　図 ５ｒｉｌｉ

Claims (1)

【特許請求の範囲】
1. アドレス入力端子、データ入出力端子、読出し信号入力
   端子、書込み信号入力端子、選択信号入力端子及び他方
   動作中表示信号出力端子をそれぞれ２組設けてなるデュ
   アルポートメモリと、このメモリの各組の各端子に対し
   て少なくとも一方は他方動作中表示信号出力端子を除い
   てそれぞれ直接接続された２系統の計算機システムと、
   この各計算機システムが直接接続されない他方動作中表
   示信号出力端子からの他方動作中表示信号が他方の計算
   機システムによる前記メモリへの読出しや書込みを行な
   っていない非活性状態を示している期間を測定する期間
   測定手段と、この期間測定手段による測定期間が予め設
   定された期間あったときタイミング長有効信号を出力す
   る有効信号出力手段と、前記メモリに対して他方動作中
   表示信号出力端子を除いて接続された計算機システムに
   よる読出しあるいは書込みの終了時に前記有効信号出力
   手段からタイミング長有効信号が出力されているとタイ
   ミング有効検出信号を出力する有効検出信号出力手段を
   設けてなり、前記メモリに対して他方動作中表示信号出
   力端子を除いて接続された計算機システムは前記有効検
   出信号出力手段からのタイミング有効検出信号をポート
   を介して取込むことにより前記メモリに対するアクセス
   制御の有効性を判断することを特徴とするデュアルポー
   トメモリのアクセス制御装置。