JPS6219945A - 記憶装置 - Google Patents
記憶装置Info
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- JPS6219945A JPS6219945A JP60159083A JP15908385A JPS6219945A JP S6219945 A JPS6219945 A JP S6219945A JP 60159083 A JP60159083 A JP 60159083A JP 15908385 A JP15908385 A JP 15908385A JP S6219945 A JPS6219945 A JP S6219945A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アクセスタイムよりサイクルタイムが短い記憶装置を、
シングルクロックモードでリード動作を連続して実行さ
せる場合において、例えば、奇数回目（Ｌ３，５．−回
目）のリード動作においては、８亥読み出されたデータ
（ＲＤ）をリードデータレジスタ（ＲＤ ＲＥＧ）に格
納し、偶数回目（２，４，６，−回目）のリード動作で
読み出されたデータ（ＲＤ）は、一時ライトデータレジ
スタ（ＷＤ ＲＥＧ）に格納し、該り一ドデータレジス
タ（ＲＤ ＲＥＧ）と、ライトデータレジスタ（ＷＤ
ＲＥＧ）に読み出されたり一ドデータ（ＲＤ）を、交互
に受信側リードレジスタ（ＲＤ ＲＥＧ’）に読み出す
ことにより、シングルクロックモードでのリード動作を
連続して実行できるようにしたものである。
シングルクロックモードでリード動作を連続して実行さ
せる場合において、例えば、奇数回目（Ｌ３，５．−回
目）のリード動作においては、８亥読み出されたデータ
（ＲＤ）をリードデータレジスタ（ＲＤ ＲＥＧ）に格
納し、偶数回目（２，４，６，−回目）のリード動作で
読み出されたデータ（ＲＤ）は、一時ライトデータレジ
スタ（ＷＤ ＲＥＧ）に格納し、該り一ドデータレジス
タ（ＲＤ ＲＥＧ）と、ライトデータレジスタ（ＷＤ
ＲＥＧ）に読み出されたり一ドデータ（ＲＤ）を、交互
に受信側リードレジスタ（ＲＤ ＲＥＧ’）に読み出す
ことにより、シングルクロックモードでのリード動作を
連続して実行できるようにしたものである。
本発明は、アクセスタイムよりサイクルタイムが短い記
憶装置に係り、特に該記憶装置をシングルクロックモー
ドで連続してリード動作を行う場合のリード制御方式に
関する。
憶装置に係り、特に該記憶装置をシングルクロックモー
ドで連続してリード動作を行う場合のリード制御方式に
関する。
一般に、記憶装置のアクセスタイムはサイクルタイムよ
り短いのが普通である。
り短いのが普通である。
然しなから、高速のデータ処理装置においては、プロセ
ッサと主記憶装置との間のスループットを向上させる為
に、バスサイクルを有効に使用して、アクセスタイム〉
サイクルタイム とする動きが見られるようになってきた。
ッサと主記憶装置との間のスループットを向上させる為
に、バスサイクルを有効に使用して、アクセスタイム〉
サイクルタイム とする動きが見られるようになってきた。
一方、計算機システムには、デバッグ機構として、シン
グルクロックモードがあり、該計算機システムにクロッ
クを１つ宛供給して動作させ、その時々の内部状態を読
み出し、デバッグすることがよく行われる。
グルクロックモードがあり、該計算機システムにクロッ
クを１つ宛供給して動作させ、その時々の内部状態を読
み出し、デバッグすることがよく行われる。
この場合、上記のような、
アクセスタイム〉サイクルタイム
で動作する記憶装置においては、該シングルクロックモ
ードでリード動作を連続して行わせると、１回目のリー
ド動作でリードデータレジスタに読み出されたデータが
、２回目のリード動作で破壊される問題があり、このよ
うな記憶装置に対してシングルクロックモードで連続し
てリードアクセスを行う場合の効果的な制御方式が要求
されるようになってきた。
ードでリード動作を連続して行わせると、１回目のリー
ド動作でリードデータレジスタに読み出されたデータが
、２回目のリード動作で破壊される問題があり、このよ
うな記憶装置に対してシングルクロックモードで連続し
てリードアクセスを行う場合の効果的な制御方式が要求
されるようになってきた。
第３図は従来の記憶装置の構成例をブロック図で示した
もので、第４図は従来の記憶装置の通常のクロックモー
ドでの動作ををタイムチャートで示した図である。
もので、第４図は従来の記憶装置の通常のクロックモー
ドでの動作ををタイムチャートで示した図である。
先ず、第３図、第４図によって、通常の動作を説明する
。
。
当該記憶装置に対するアクセスを示す°ＧＯ’信号■信
号力されると、ＲＡＳ／ＣＡＳタイミング発生回路（Ｔ
ＩＭ） ５から、図示のタイミングで、ロウアドレスス
トローブ信号（ＲＡＳ） 、カラムアドレスストローブ
信号（ＣＡＳ）■が出力され、データセットクロック回
路（ＣＬＫａ） ６０からのリードデータセットクロッ
ク（ＲＣＬＫ）が、例えば、内部タイミングの７τ目に
出力されることにより、記憶部（＋？ＡＭ） １から読
み出されたリードデータ （ＲＤ： ＤＩ〜）■がリー
ドデータレジスタ（ＲＤ ＲＥＧ） ２にセットされ、
その出力（ＲＤ）がデータセントクロック回路（ＣＬＫ
ｂ＞ ６１からの、例えば、内部タイミングの１１τ目
に出力される受信側リードデータセットクロック（ＲＣ
ＬＫ’）によって、受信側リードデータレジスタ（ＲＤ
ＰＥＧ’）３にセットされる。
号力されると、ＲＡＳ／ＣＡＳタイミング発生回路（Ｔ
ＩＭ） ５から、図示のタイミングで、ロウアドレスス
トローブ信号（ＲＡＳ） 、カラムアドレスストローブ
信号（ＣＡＳ）■が出力され、データセットクロック回
路（ＣＬＫａ） ６０からのリードデータセットクロッ
ク（ＲＣＬＫ）が、例えば、内部タイミングの７τ目に
出力されることにより、記憶部（＋？ＡＭ） １から読
み出されたリードデータ （ＲＤ： ＤＩ〜）■がリー
ドデータレジスタ（ＲＤ ＲＥＧ） ２にセットされ、
その出力（ＲＤ）がデータセントクロック回路（ＣＬＫ
ｂ＞ ６１からの、例えば、内部タイミングの１１τ目
に出力される受信側リードデータセットクロック（ＲＣ
ＬＫ’）によって、受信側リードデータレジスタ（ＲＤ
ＰＥＧ’）３にセットされる。
このようにして、通常クロックモードにおいては、リー
ドデータＤｉ、Ｄ２．Ｄ３．−・−が、順序正しく受信
側リードデータレジスタ（ＲＤ ＲＥＧ’） ３に読み
出される。
ドデータＤｉ、Ｄ２．Ｄ３．−・−が、順序正しく受信
側リードデータレジスタ（ＲＤ ＲＥＧ’） ３に読み
出される。
然し、該記憶装置をシングルクロックモード（ＳＩＮＧ
）で、上記リード動作を連続して実行させると、第５図
の従来の問題点を説明する図で示したタイムチャートの
動作となる。
）で、上記リード動作を連続して実行させると、第５図
の従来の問題点を説明する図で示したタイムチャートの
動作となる。
即ち、通常のクロックモードの時と同じようにして、リ
ードデータレジスタ（ＲＤ ＲＥＧ） ２に対する読み
出し動作は正しく機能する。
ードデータレジスタ（ＲＤ ＲＥＧ） ２に対する読み
出し動作は正しく機能する。
然しなから、１回目の°ＧＯ゛信号で読み出されたデー
タＤ１が、リードデータレジスタ（ＲＤ ＲＥＧ） ２
から、１回目の受信側リードデータセットクロック（Ｒ
ＣＬＫ’）で受信側リードデータレジスタ（ＲＤ ＲＥ
Ｇ’） ３に転送される前に、２回目のＧＯ”信号で読
み出されたデータＤ２が、該リードデータレジスタ（Ｒ
Ｄ ＲＵＧ） ２にセットされるので、上記リードデー
タＤ１が、リードデータＤ２によって破壊されると云う
ことが生じる。
タＤ１が、リードデータレジスタ（ＲＤ ＲＥＧ） ２
から、１回目の受信側リードデータセットクロック（Ｒ
ＣＬＫ’）で受信側リードデータレジスタ（ＲＤ ＲＥ
Ｇ’） ３に転送される前に、２回目のＧＯ”信号で読
み出されたデータＤ２が、該リードデータレジスタ（Ｒ
Ｄ ＲＵＧ） ２にセットされるので、上記リードデー
タＤ１が、リードデータＤ２によって破壊されると云う
ことが生じる。
これは、２回目の゛ＧＯ’ＧＯ’出て、１回目の受信側
リードデータセットクロツタ（ＲＣＬＫ”）が出る迄の
時間は、通常のクロックモードでは、例えば、２Ｏｎｓ
位であるので、上記２回目の゛ＧＯ°信号が出て直ぐ、
次のデータＤ２を読み出すことはできないが、シングル
クロックモードの時には、２回目のＧＯ゛ 信号が出て
、１回目の受信側リードデータセットクロツタ（１？ｃ
ＬＫ’）が出る迄の時間は、例えば、１３〜と非常に長
いので、この間に、２回目の°ＧＯ”信号に伴う記憶部
（ＲＡＭ） １からのリード動作が完了してしまうこと
が起因している。
リードデータセットクロツタ（ＲＣＬＫ”）が出る迄の
時間は、通常のクロックモードでは、例えば、２Ｏｎｓ
位であるので、上記２回目の゛ＧＯ°信号が出て直ぐ、
次のデータＤ２を読み出すことはできないが、シングル
クロックモードの時には、２回目のＧＯ゛ 信号が出て
、１回目の受信側リードデータセットクロツタ（１？ｃ
ＬＫ’）が出る迄の時間は、例えば、１３〜と非常に長
いので、この間に、２回目の°ＧＯ”信号に伴う記憶部
（ＲＡＭ） １からのリード動作が完了してしまうこと
が起因している。
この問題を解決する方法として、リードデータレジスタ
（ＲＤ ＲＥＧ） ２を２個設ける方法が考えられるが
、部品数が増加する上に、シングルクロックモードの時
にしか使用しないので、現実的でないと云う問題がある
。
（ＲＤ ＲＥＧ） ２を２個設ける方法が考えられるが
、部品数が増加する上に、シングルクロックモードの時
にしか使用しないので、現実的でないと云う問題がある
。
本発明は上記従来の欠点に鑑み、リードデータレジスタ
（ＲＤ ＲＥＧ）を増加させることなく、シングルクロ
ックモードでも、リード動作を連続して実行できる方法
を提供することを目的とするものである。
（ＲＤ ＲＥＧ）を増加させることなく、シングルクロ
ックモードでも、リード動作を連続して実行できる方法
を提供することを目的とするものである。
第１図は本発明の一実施例をブロック図で示した図であ
る。
る。
本発明においては、アクセスタイムよりサイクルタイム
が小さい記憶装置を、シングルクロックモードでリード
動作を連続して実行させるのに、例えば、奇数回目のリ
ード動作においては、該読み出されたデータをリードデ
ータレジスタ（ＲＤ ＲＥＧ） ２に格納し、偶数回目
のリード動作で読み出されたデータを、一時ライトデー
タレジスタ（ＷＤ ＲＥＧ） ４に格納する手段として
、リードデータマルチプレクス制御回路（ＭＰＸＣ）
１０．及び切り替え回路１４を設け、上記２つのレジス
タ（２，４）に読み出されたリードデータ（Ｒ［ｌ）を
、上記リードデータマルチプレクス制御回路（ＭＰＸＣ
） １０．及び切り替え回路１４からの切り替え信号に
よって交互に読み出し、受信側リードデータレジスタ（
ＲＤ ＲＥＧ’） ３にセットするリードデータマルチ
プレクス回路（ＭＰＸ） １１を備えるように構成する
。
が小さい記憶装置を、シングルクロックモードでリード
動作を連続して実行させるのに、例えば、奇数回目のリ
ード動作においては、該読み出されたデータをリードデ
ータレジスタ（ＲＤ ＲＥＧ） ２に格納し、偶数回目
のリード動作で読み出されたデータを、一時ライトデー
タレジスタ（ＷＤ ＲＥＧ） ４に格納する手段として
、リードデータマルチプレクス制御回路（ＭＰＸＣ）
１０．及び切り替え回路１４を設け、上記２つのレジス
タ（２，４）に読み出されたリードデータ（Ｒ［ｌ）を
、上記リードデータマルチプレクス制御回路（ＭＰＸＣ
） １０．及び切り替え回路１４からの切り替え信号に
よって交互に読み出し、受信側リードデータレジスタ（
ＲＤ ＲＥＧ’） ３にセットするリードデータマルチ
プレクス回路（ＭＰＸ） １１を備えるように構成する
。
即ち、本発明によれば、アクセスタイムよりサイクルタ
イムが短い記憶装置を、シングルクロックモードでリー
ド動作を連続して実行させる場合において、例えば、奇
数回目（１，３，５，−・回目）のリード動作において
は、該読み出されたデータをリードデータレジスタ（Ｒ
Ｄ ＲＥＧ）に格納し、偶数回目（２，４，６，・・−
回目）のリード動作で読み出されたデータは、一時ライ
トデータレジスタ（ＷＤ ＲＥＧ）に格納し、該リード
データレジスタ（ＲＤ ＲＥＧ）と、ライトデータレジ
スタ（ＷＤ ＲＥＧ）に読み出されたリードデータ（Ｒ
Ｄ）を、交互に受信側リードデータレジスタ（ＲＤ Ｒ
ＥＧ’）に読み出すことにより、シングルクロックモー
ドでのリード動作を連続して実行できるようにしたもの
であるので、シングルクロックモードにおいても、リー
ドデータレジスタ（ＲＤＲＥＧ）を２個設けることなく
、リード動作を連続して実行できる効果がある。
イムが短い記憶装置を、シングルクロックモードでリー
ド動作を連続して実行させる場合において、例えば、奇
数回目（１，３，５，−・回目）のリード動作において
は、該読み出されたデータをリードデータレジスタ（Ｒ
Ｄ ＲＥＧ）に格納し、偶数回目（２，４，６，・・−
回目）のリード動作で読み出されたデータは、一時ライ
トデータレジスタ（ＷＤ ＲＥＧ）に格納し、該リード
データレジスタ（ＲＤ ＲＥＧ）と、ライトデータレジ
スタ（ＷＤ ＲＥＧ）に読み出されたリードデータ（Ｒ
Ｄ）を、交互に受信側リードデータレジスタ（ＲＤ Ｒ
ＥＧ’）に読み出すことにより、シングルクロックモー
ドでのリード動作を連続して実行できるようにしたもの
であるので、シングルクロックモードにおいても、リー
ドデータレジスタ（ＲＤＲＥＧ）を２個設けることなく
、リード動作を連続して実行できる効果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明を実施した場合のリード動作をタイムチ
ャートで示した図である。
ャートで示した図である。
以下、第１図を参照しながら第２図によって、本発明を
実施した場合の、シングルクロックモードでのリード動
作を説明する。
実施した場合の、シングルクロックモードでのリード動
作を説明する。
先ず、シングルクロックモード（ＳＩＮＧ）の時、リー
ドサイクルを示す信号（ＲＥＡＤ）が出力されると、ラ
イトデータマルチプレクサ（ＷＭＰＸ） ９を付勢し、
記憶部（ＲＡＭ） １の出力データ（ＲＤ）を出力する
ようにする。
ドサイクルを示す信号（ＲＥＡＤ）が出力されると、ラ
イトデータマルチプレクサ（ＷＭＰＸ） ９を付勢し、
記憶部（ＲＡＭ） １の出力データ（ＲＤ）を出力する
ようにする。
又、シングルクロックモード（ＳＩＮＧ）になると、リ
ードデータマルチプレクス制御回路（ＭＰＸＣ） １０
の出力が“０°になるようにしておく。この時、上記リ
ードデータマルチプレクス回路（ＭＰＸ） １１はリー
ドデータレジスタ（ＲＤ ＲＥＧ） ２を選択して出力
するように構成しておく。以後、リードデータマルチプ
レクス制御回路（ＭＰＸＣ） １０の出力は、 “ＧＯ
”信号によって反転するように機能する。
ードデータマルチプレクス制御回路（ＭＰＸＣ） １０
の出力が“０°になるようにしておく。この時、上記リ
ードデータマルチプレクス回路（ＭＰＸ） １１はリー
ドデータレジスタ（ＲＤ ＲＥＧ） ２を選択して出力
するように構成しておく。以後、リードデータマルチプ
レクス制御回路（ＭＰＸＣ） １０の出力は、 “ＧＯ
”信号によって反転するように機能する。
ここで、１回目の°ＧＯ’信号１３が、ＲＡＳ／ＣＡＳ
タイミング発生回路（ＴＩＭ） ５．データセットクロ
ック回路（ＣＬＫａ） ６０．（ＣＬＫｂ） ６Ｌ及び
リードデータマルチプレクス制御回路（ＭＰＸＣ） １
０に入力され、該リードデータマルチプレクス制御卸回
路（ＭＰＸＣ） １０の出力が反転して“１゛になると
、切り替え回路１４の排他的論理和の否定回路（ＥＮＯ
Ｒ） １４１の出力は°１°となると共に、記憶部（Ｒ
ＡＭ） １に該ＲＡＳ／ＣＡＳ信号が入力され、そのリ
ードデータＤ１が出力される。
タイミング発生回路（ＴＩＭ） ５．データセットクロ
ック回路（ＣＬＫａ） ６０．（ＣＬＫｂ） ６Ｌ及び
リードデータマルチプレクス制御回路（ＭＰＸＣ） １
０に入力され、該リードデータマルチプレクス制御卸回
路（ＭＰＸＣ） １０の出力が反転して“１゛になると
、切り替え回路１４の排他的論理和の否定回路（ＥＮＯ
Ｒ） １４１の出力は°１°となると共に、記憶部（Ｒ
ＡＭ） １に該ＲＡＳ／ＣＡＳ信号が入力され、そのリ
ードデータＤ１が出力される。
ここで、上記’ＧＯ’信号に基づいて、データセットク
ロック回路（ＣＬＫａ） ６０からリードデータセント
クロック（ＲＣＬＫ） １５が出力され、リードデータ
レジスタ（ＲＤ ＲＵＧ） ２のクロック端子に入力さ
れることにより、記憶部（ＲＡＭ） １の上記リードデ
ータＤ１がリードデータレジスタ（ＲＤ ＲＩＥＧ）
２にセットされる。 （■参照） 次に、例えば、内部タイミングの９τ後に、２回目の゛
Ｇｏ’信号１３が出力されて、ＲＡＳ／ＣＡＳタイミン
グ発生回路（ＴＩＭ） ５に入力され、記憶部（ＲＡＭ
）１を付勢すると共に、リードデータマルチプレクス制
御回路（ＭＰＸＣ） １０を付勢して、その出力を反転
（即ち、“０゛）にする。
ロック回路（ＣＬＫａ） ６０からリードデータセント
クロック（ＲＣＬＫ） １５が出力され、リードデータ
レジスタ（ＲＤ ＲＵＧ） ２のクロック端子に入力さ
れることにより、記憶部（ＲＡＭ） １の上記リードデ
ータＤ１がリードデータレジスタ（ＲＤ ＲＩＥＧ）
２にセットされる。 （■参照） 次に、例えば、内部タイミングの９τ後に、２回目の゛
Ｇｏ’信号１３が出力されて、ＲＡＳ／ＣＡＳタイミン
グ発生回路（ＴＩＭ） ５に入力され、記憶部（ＲＡＭ
）１を付勢すると共に、リードデータマルチプレクス制
御回路（ＭＰＸＣ） １０を付勢して、その出力を反転
（即ち、“０゛）にする。
この時、上記切り替え回路１４の排他的論理和の否定回
路１４１の出力は°Ｏ゛になるので、記憶部（ＩＩＡＭ
） １から読み出されたデータＤ２はライトデータレジ
スタ（ＷＤ ＲＵＧ） ４にセットされる （■参照）
と共に、リードデータマルチプレクス回路（ＭＰＸ）１
１には、切り替え回路１４から “０゛信号が入力され
ているので、リードデータレジスタ（ＲＤ ＲＥＧ）
２を選択するように機能する。
路１４１の出力は°Ｏ゛になるので、記憶部（ＩＩＡＭ
） １から読み出されたデータＤ２はライトデータレジ
スタ（ＷＤ ＲＵＧ） ４にセットされる （■参照）
と共に、リードデータマルチプレクス回路（ＭＰＸ）１
１には、切り替え回路１４から “０゛信号が入力され
ているので、リードデータレジスタ（ＲＤ ＲＥＧ）
２を選択するように機能する。
そして、最初の’Ｇｏ’信号が出てから、例えば、内部
タイミングの１１τ後に、１回目の受信側リードデータ
セットクロック（ＩｌＣＬＫ’） １７が、受信側リー
ドデータレジスタ（ＲＤ ＲＥＧ’） ３のクロック端
子に入力されることにより、データＤ１がセットされる
。 （■参照） 同じようにして、データＤ３ （一般には、Ｄｎ （ｎ
＝奇数））が記憶部（ＩＩＡＭ） １から読み出され、
リードデータレジスタ（ＲＤ ＲＥＧ） ２にセントさ
れる共に。
タイミングの１１τ後に、１回目の受信側リードデータ
セットクロック（ＩｌＣＬＫ’） １７が、受信側リー
ドデータレジスタ（ＲＤ ＲＥＧ’） ３のクロック端
子に入力されることにより、データＤ１がセットされる
。 （■参照） 同じようにして、データＤ３ （一般には、Ｄｎ （ｎ
＝奇数））が記憶部（ＩＩＡＭ） １から読み出され、
リードデータレジスタ（ＲＤ ＲＥＧ） ２にセントさ
れる共に。
ライトデータレジスタ（ＷＤ Ｉ？ＥＧ） ４にセット
されているデータＤ２ （一般には、Ｄｎ−１（ｎ ＝
奇数））が受信側リードデータレジスタ（Ｒ［Ｊ ＰＥ
Ｇ’） ３に転送され、以降同じ動作が繰り替えされる
。
されているデータＤ２ （一般には、Ｄｎ−１（ｎ ＝
奇数））が受信側リードデータレジスタ（Ｒ［Ｊ ＰＥ
Ｇ’） ３に転送され、以降同じ動作が繰り替えされる
。
このように、本発明においては、シングルクロックモー
ド（ＳＩＮＧ）で、アクセスタイムよりサイクルタイム
が短い記憶装置を連続してリードアクセスを行う場合、
記憶部（ＲＡＭ）から読み出したデータを、リードデー
タレジスタ（ＲＤ ＲＥＧ）と、ライトデータレジスタ
（ＷＤ ＲＥＧ）に交互にセットしておき、該リードデ
ータ（ＲＤ）をリードデータマルチプレクス回路で切り
替えて、受信側リードデータレジスタ（ＲＤ ＲＥＧ”
）に転送するようにした所に特徴がある。
ド（ＳＩＮＧ）で、アクセスタイムよりサイクルタイム
が短い記憶装置を連続してリードアクセスを行う場合、
記憶部（ＲＡＭ）から読み出したデータを、リードデー
タレジスタ（ＲＤ ＲＥＧ）と、ライトデータレジスタ
（ＷＤ ＲＥＧ）に交互にセットしておき、該リードデ
ータ（ＲＤ）をリードデータマルチプレクス回路で切り
替えて、受信側リードデータレジスタ（ＲＤ ＲＥＧ”
）に転送するようにした所に特徴がある。
以上、詳細に説明したように、本発明の記憶装置は、ア
クセスタイムよりサイクルタイムが短い記憶装置を、シ
ングルクロックモードでリード動作を連続して実行させ
る場合において、例えば、奇数回目（１，３，５，−回
目）のリード動作においては、該読み出されたデータを
リードデータレジスタ（ＲＤ ＲＥＧ）に格納し、偶数
回目（２，４，６，・・・回目）のリード動作で読み出
されたデータは、一時ライトデータレジスタ（ＷＤ ［
？ＥＧ）に格納し、該リードデータレジスタ（ＲＤ Ｒ
ＥＧ）と、ライトデータレジスタ（ＷＤ ＲＥＧ）に読
み出されたり一ドデータ（ＲＤ）を、交互に受信側リー
ドデータレジスタ（ＲＤ ＲＥＧ”）に読み出すことに
より、シングルクロックモードでのリード動作を連続し
て実行できるようにしたものであるので、シングルクロ
ックモードにおいても、リードデータレジスタ（ＲＤ
ＲＥＧ）を２個設けることなく、リード動作を連続して
実行できる効果がある。
クセスタイムよりサイクルタイムが短い記憶装置を、シ
ングルクロックモードでリード動作を連続して実行させ
る場合において、例えば、奇数回目（１，３，５，−回
目）のリード動作においては、該読み出されたデータを
リードデータレジスタ（ＲＤ ＲＥＧ）に格納し、偶数
回目（２，４，６，・・・回目）のリード動作で読み出
されたデータは、一時ライトデータレジスタ（ＷＤ ［
？ＥＧ）に格納し、該リードデータレジスタ（ＲＤ Ｒ
ＥＧ）と、ライトデータレジスタ（ＷＤ ＲＥＧ）に読
み出されたり一ドデータ（ＲＤ）を、交互に受信側リー
ドデータレジスタ（ＲＤ ＲＥＧ”）に読み出すことに
より、シングルクロックモードでのリード動作を連続し
て実行できるようにしたものであるので、シングルクロ
ックモードにおいても、リードデータレジスタ（ＲＤ
ＲＥＧ）を２個設けることなく、リード動作を連続して
実行できる効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は本発明を実施した場合のリード動作をタイムチ
ャートで示した図。 第３図は従来の記憶装置の構成例をブロック図で示した
図。 第４図は従来の記憶装置の通常のクロックモードでの動
作をタイムチャートで示した図。 第５図は従来の問題点を説明する図。 である。 図面において、 １は記憶部（ＲＡＭ）。 ２はリードデータレジスタ（ＲＤ ＲＥＧ）。 ３は受信側リードデータレジスタ（ＲＤ ＲＥＧ’）。 ４はライトデータレジスタ（ＷＤ ＲＥＧ）。 ５はＲＡＳ／ＣＡＳタイミング発生回路（ＴＩＭ）。 ６０はデ“−タセットクロノク回路（ＣＬＫａ） 。 ６１はデータセットクロツタ回路（ＣＬＫｂ）。 １０はリードデータマルチプレクス制御回路（Ｍｒ’Ｘ
Ｃ） 。 １１はリードデータマルチプレクス回路（ＭＰＸ） 。 ５ＩＮＧはシングルクロックモード。 ＧＯは記憶装置アクセス信号。 ＲＡＳはロウアドレスストローブ信号。 ＣＡＳはカラムアドレスストローブ信号。 ＲＤ、ＤＩ〜はリードデータ。 ＲＣＬＫはリードデータセットクロック。 Ｉ？ＣＬＫ’ は受信側リードデータセットクロック。
ャートで示した図。 第３図は従来の記憶装置の構成例をブロック図で示した
図。 第４図は従来の記憶装置の通常のクロックモードでの動
作をタイムチャートで示した図。 第５図は従来の問題点を説明する図。 である。 図面において、 １は記憶部（ＲＡＭ）。 ２はリードデータレジスタ（ＲＤ ＲＥＧ）。 ３は受信側リードデータレジスタ（ＲＤ ＲＥＧ’）。 ４はライトデータレジスタ（ＷＤ ＲＥＧ）。 ５はＲＡＳ／ＣＡＳタイミング発生回路（ＴＩＭ）。 ６０はデ“−タセットクロノク回路（ＣＬＫａ） 。 ６１はデータセットクロツタ回路（ＣＬＫｂ）。 １０はリードデータマルチプレクス制御回路（Ｍｒ’Ｘ
Ｃ） 。 １１はリードデータマルチプレクス回路（ＭＰＸ） 。 ５ＩＮＧはシングルクロックモード。 ＧＯは記憶装置アクセス信号。 ＲＡＳはロウアドレスストローブ信号。 ＣＡＳはカラムアドレスストローブ信号。 ＲＤ、ＤＩ〜はリードデータ。 ＲＣＬＫはリードデータセットクロック。 Ｉ？ＣＬＫ’ は受信側リードデータセットクロック。
Claims (1)
- 【特許請求の範囲】 アクセスタイムよりサイクルタイムが小さい記憶装置を
、シングルクロックモードでリード動作を連続して実行
させるのに、 奇数回目、又は偶数回目のリード動作においては、該読
み出されたデータ（ＲＤ）をリードデータレジスタ（Ｒ
Ｄ ＲＥＧ）（２）に格納し、偶数回目、又は奇数回目
のリード動作で読み出されたデータ（ＲＤ）を、一時ラ
イトデータレジスタ（ＷＤ ＲＥＧ）（４）に格納する
手段（１０、１４）を設け、 該２つのレジスタ（２、４）に読み出されたリードデー
タ（ＲＤ）を、リードデータマルチプレクス制御回路（
ＭＰＸＣ）（１０）と、切り替え回路（１４）からの切
り替え信号によって交互に読み出し、受信側リードデー
タレジスタ（ＲＤ ＲＥＧ’）（３）にセットするよう
に制御する手段（１１）を備えたことを特徴とする記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159083A JPS6219945A (ja) | 1985-07-18 | 1985-07-18 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159083A JPS6219945A (ja) | 1985-07-18 | 1985-07-18 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219945A true JPS6219945A (ja) | 1987-01-28 |
Family
ID=15685854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159083A Pending JPS6219945A (ja) | 1985-07-18 | 1985-07-18 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219945A (ja) |
-
1985
- 1985-07-18 JP JP60159083A patent/JPS6219945A/ja active Pending
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