JPH04332060A - データ演算装置 - Google Patents
データ演算装置Info
- Publication number
- JPH04332060A JPH04332060A JP3102455A JP10245591A JPH04332060A JP H04332060 A JPH04332060 A JP H04332060A JP 3102455 A JP3102455 A JP 3102455A JP 10245591 A JP10245591 A JP 10245591A JP H04332060 A JPH04332060 A JP H04332060A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- processor
- error detection
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 33
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は信頼性の必要なデータを
高速に演算処理する信号処理装置に関する。
高速に演算処理する信号処理装置に関する。
【０００２】
【従来の技術】以下図面を参照して従来のデータ演算装
置について説明する。
置について説明する。
【０００３】図２は従来のデータ演算装置のブロック図
である。図において１１はアドレスを出力してからｔｄ
後にデータを出力しｍクロックの基本周期で処理を行
なうことが可能なプロセッサ、１２はプロセッサ１１と
その基本周期内でアクセス可能な高速メモリ、１３は誤
り検出冗長ビット生成時間がｔｐ である誤り検出回路
である。またプロセッサ１１は書込み信号の立上りでデ
ータをメモリに書き込み、読込み信号の立上りでデータ
を読み込むものとする。
である。図において１１はアドレスを出力してからｔｄ
後にデータを出力しｍクロックの基本周期で処理を行
なうことが可能なプロセッサ、１２はプロセッサ１１と
その基本周期内でアクセス可能な高速メモリ、１３は誤
り検出冗長ビット生成時間がｔｐ である誤り検出回路
である。またプロセッサ１１は書込み信号の立上りでデ
ータをメモリに書き込み、読込み信号の立上りでデータ
を読み込むものとする。
【０００４】次に図２の動作について説明する。データ
書込み時プロセッサ１１より出力されたｎビットのデー
タは誤り検出回路１３に入力され、ｔｐ 時間後誤り検
出冗長ビットが（ｎ＋１）ビット目に付加される。この
（ｎ＋１）ビットのデータがアドレスが出力されてから
ｔｗ 後の書込み信号の立上りでメモリ１２に書込まれ
る。データ読込み時メモリ１２に書込まれた（ｎ＋１）
ビットのデータは誤り検出回路１３に入力され、データ
に誤りがある場合エラー信号が出力される。このときの
タイミングは図３のようになる。データ書込み時、誤り
検出冗長ビットは検出回路１３の生成時間のため（ｔｄ
＋ｔｐ）時間後に出力されるが、通常ｔｗ＜ｔｄ＋ｔｐ
となりメモリ１２に書込むことが不可能となることが
多い。従来は図４のように基本周期に１クロック以上の
ウエイトサイクル（ｋ×ｔｃ）を挿入して（ｍ＋ｋ）×
ｔｃ＞ｔｗ′＞ｔｄ＋ｔｐ（ただしｔｗ′＝ｔｗ＋（ｋ
×ｔｃ））としてアドレス及びデータ、誤り検出冗長ビ
ットを書込めるようにした。
書込み時プロセッサ１１より出力されたｎビットのデー
タは誤り検出回路１３に入力され、ｔｐ 時間後誤り検
出冗長ビットが（ｎ＋１）ビット目に付加される。この
（ｎ＋１）ビットのデータがアドレスが出力されてから
ｔｗ 後の書込み信号の立上りでメモリ１２に書込まれ
る。データ読込み時メモリ１２に書込まれた（ｎ＋１）
ビットのデータは誤り検出回路１３に入力され、データ
に誤りがある場合エラー信号が出力される。このときの
タイミングは図３のようになる。データ書込み時、誤り
検出冗長ビットは検出回路１３の生成時間のため（ｔｄ
＋ｔｐ）時間後に出力されるが、通常ｔｗ＜ｔｄ＋ｔｐ
となりメモリ１２に書込むことが不可能となることが
多い。従来は図４のように基本周期に１クロック以上の
ウエイトサイクル（ｋ×ｔｃ）を挿入して（ｍ＋ｋ）×
ｔｃ＞ｔｗ′＞ｔｄ＋ｔｐ（ただしｔｗ′＝ｔｗ＋（ｋ
×ｔｃ））としてアドレス及びデータ、誤り検出冗長ビ
ットを書込めるようにした。
【０００５】
【発明が解決しようとする課題】前記従来技術では誤り
検出回路の信号生成時間のため基本周期内で誤り検出冗
長ビット生成が不可能であるため各アクセスでさらにウ
エイトサイクルが必要となりプロセッサの性能を十分引
き出すことができず、処理全体で大幅に時間が増加する
問題があった。またプロセッサを最高性能で動作させる
ことを優先して誤り検出回路を付加しないとメモリのデ
ータの信頼性を失う問題があった。
検出回路の信号生成時間のため基本周期内で誤り検出冗
長ビット生成が不可能であるため各アクセスでさらにウ
エイトサイクルが必要となりプロセッサの性能を十分引
き出すことができず、処理全体で大幅に時間が増加する
問題があった。またプロセッサを最高性能で動作させる
ことを優先して誤り検出回路を付加しないとメモリのデ
ータの信頼性を失う問題があった。
【０００６】本発明の目的はメモリのデータの信頼性を
確保しながら最高速での処理を実現することにある。
確保しながら最高速での処理を実現することにある。
【０００７】
【課題を解決するための手段】前記の問題点を解決する
ために誤り検出回路の誤り検出冗長ビット生成時間に影
響されずプロセッサより見たアクセスを基本周期内で行
うことができる制御装置を設け、メモリのデータの信頼
性を確保しながらプロセッサの最高速での処理を実現す
る。
ために誤り検出回路の誤り検出冗長ビット生成時間に影
響されずプロセッサより見たアクセスを基本周期内で行
うことができる制御装置を設け、メモリのデータの信頼
性を確保しながらプロセッサの最高速での処理を実現す
る。
【０００８】
【作用】以下図１を参照して本発明の作用について説明
する。
する。
【０００９】図１において１１はｍクロックの基本周期
で処理を行なうことが可能なプロセッサ、１２はプロセ
ッサ１１とその基本周期内でアクセス可能なデータメモ
リ、１３は誤り検出冗長ビット生成時間がｔｐ である
誤り検出回路、１４はデータ書込み時にアドレス及び信
号をｔｐ だけ遅らせる遅延回路、１５は誤り検出用冗
長ビットを記憶するための冗長ビットメモリである。
で処理を行なうことが可能なプロセッサ、１２はプロセ
ッサ１１とその基本周期内でアクセス可能なデータメモ
リ、１３は誤り検出冗長ビット生成時間がｔｐ である
誤り検出回路、１４はデータ書込み時にアドレス及び信
号をｔｐ だけ遅らせる遅延回路、１５は誤り検出用冗
長ビットを記憶するための冗長ビットメモリである。
【００１０】データ書込み時、プロセッサ１１より出力
されたアドレス及びデータは基本周期内でメモリ１２に
書込まれると同時にデータは検出回路１３に入力され誤
り検出冗長ビットを生成し、遅延回路１４によりｔｐ
だけ遅らされたアドレス及び書込み信号とともにメモリ
１５に書込まれる。データ読込み時、メモリ１２から出
力されたデータは基本周期内でプロセッサ１１に読込ま
れると同時にメモリ１５から出力された誤り検出冗長ビ
ットとともに誤り検出回路１３に入力されてそのデータ
の正誤を判定される。
されたアドレス及びデータは基本周期内でメモリ１２に
書込まれると同時にデータは検出回路１３に入力され誤
り検出冗長ビットを生成し、遅延回路１４によりｔｐ
だけ遅らされたアドレス及び書込み信号とともにメモリ
１５に書込まれる。データ読込み時、メモリ１２から出
力されたデータは基本周期内でプロセッサ１１に読込ま
れると同時にメモリ１５から出力された誤り検出冗長ビ
ットとともに誤り検出回路１３に入力されてそのデータ
の正誤を判定される。
【００１１】以上のようにデータの読み書きを行なうメ
モリ１２とそれと独立して誤り検出冗長ビットを記憶す
るメモリ１５を設けることにより誤り検出冗長ビットの
生成時間に依存せずプロセッサ１１のメモリアクセスを
常に基本周期内で行うようにしてプロセッサ１１を最高
速で動作させることを可能とする。
モリ１２とそれと独立して誤り検出冗長ビットを記憶す
るメモリ１５を設けることにより誤り検出冗長ビットの
生成時間に依存せずプロセッサ１１のメモリアクセスを
常に基本周期内で行うようにしてプロセッサ１１を最高
速で動作させることを可能とする。
【００１２】
【実施例】以下図５，図６を参照して本発明の実施例を
詳細に説明する。
詳細に説明する。
【００１３】図５において１２はプロセッサ１１とその
最小周期でアクセス可能な高速メモリ、１３はパリティ
生成器２１と、アドレスＢを読込み信号Ｂの立上りから
次の立上りまで保持し検出されたメモリの誤りをプロセ
ッサ１１に知らせるエラー出力回路２２、データ読込み
時パリティフラグを記憶する冗長ビットメモリ１５から
のパリティフラグにあわせてメモリ１２より出力された
データを遅延させるバッファ２３より構成される誤り検
出回路、１４はアドレス及び書込み、読込み信号を遅ら
せる遅延回路である。ここで１１は１クロック３０ナノ
秒の２クロックを基本周期として動作しデータ書込み及
び読込みをそれぞれの周期の第一クロックの立上りから
５０ナノ秒後に行ない、データ書込み時は第一クロック
の立上りから１５ナノ秒後のアドレス出力から最大２０
ナノ秒後にデータを出力する。１２，１５はアドレス入
力から最大２０ナノ秒後にデータを出力し、１３はデー
タ入力からパリティフラグまたはエラー信号を最大２０
ナノ秒後に出力する。
最小周期でアクセス可能な高速メモリ、１３はパリティ
生成器２１と、アドレスＢを読込み信号Ｂの立上りから
次の立上りまで保持し検出されたメモリの誤りをプロセ
ッサ１１に知らせるエラー出力回路２２、データ読込み
時パリティフラグを記憶する冗長ビットメモリ１５から
のパリティフラグにあわせてメモリ１２より出力された
データを遅延させるバッファ２３より構成される誤り検
出回路、１４はアドレス及び書込み、読込み信号を遅ら
せる遅延回路である。ここで１１は１クロック３０ナノ
秒の２クロックを基本周期として動作しデータ書込み及
び読込みをそれぞれの周期の第一クロックの立上りから
５０ナノ秒後に行ない、データ書込み時は第一クロック
の立上りから１５ナノ秒後のアドレス出力から最大２０
ナノ秒後にデータを出力する。１２，１５はアドレス入
力から最大２０ナノ秒後にデータを出力し、１３はデー
タ入力からパリティフラグまたはエラー信号を最大２０
ナノ秒後に出力する。
【００１４】データ書込み時、プロセッサ１１より出力
されたアドレスＡ及びデータは書込み信号Ａによりメモ
リ１２に書込まれる。同時にプロセッサ１１より出力さ
れたデータはパリティ生成器２１に入力され奇数パリテ
ィになるようにパリティフラグが出力される。このとき
アドレスＡ，データ，パリティフラグは第１クロックの
立上りから５０ナノ秒後である書込み信号の立上りで確
定している必要があるが、パリティフラグはデータが出
力されてからパリティ生成器２１の生成時間２０ナノ秒
遅れるためパリティフラグが出力されるのは５５ナノ秒
後となりメモリに書込むことは不可能となる。そこでア
ドレスＡとデータは第１クロックの立上りから５０ナノ
秒後である書込み信号Ａの立上りでメモリ１２に書込み
、パリティフラグは書込み信号Ａを遅延回路１４で２０
ナノ秒遅らせて生成した書込み信号Ｂの立上りでアドレ
スＡを遅らせて生成したアドレスＢと共に図５のように
７０ナノ秒後にメモリ１５に書込まれる。
されたアドレスＡ及びデータは書込み信号Ａによりメモ
リ１２に書込まれる。同時にプロセッサ１１より出力さ
れたデータはパリティ生成器２１に入力され奇数パリテ
ィになるようにパリティフラグが出力される。このとき
アドレスＡ，データ，パリティフラグは第１クロックの
立上りから５０ナノ秒後である書込み信号の立上りで確
定している必要があるが、パリティフラグはデータが出
力されてからパリティ生成器２１の生成時間２０ナノ秒
遅れるためパリティフラグが出力されるのは５５ナノ秒
後となりメモリに書込むことは不可能となる。そこでア
ドレスＡとデータは第１クロックの立上りから５０ナノ
秒後である書込み信号Ａの立上りでメモリ１２に書込み
、パリティフラグは書込み信号Ａを遅延回路１４で２０
ナノ秒遅らせて生成した書込み信号Ｂの立上りでアドレ
スＡを遅らせて生成したアドレスＢと共に図５のように
７０ナノ秒後にメモリ１５に書込まれる。
【００１５】次にデータ読込み時は、アドレスＡが入力
されるとメモリ１２から読込み周期の第一クロックの立
上りから３５ナノ秒後に出力されたデータは５０ナノ秒
後の読込み信号Ａの立上りでプロセッサ１１に読込まれ
基本周期内で読込みを終了する。遅延回路１４で２０ナ
ノ秒遅らせて生成されたアドレスＢによりメモリ１５か
ら読込まれたパリティフラグは、バッファ２３で２０ナ
ノ秒遅らされたメモリ１２からのデータと共にパリティ
生成器１３に入力されてそのデータの正誤を判定される
。“１”データの数が偶数のときそのデータはエラーと
判定され、データ入力から２０ナノ秒後にエラーフラグ
がエラー出力回路２２に出力される。この読込み周期の
アドレスＢは読込み信号Ｂで保持されエラーフラグと共
にプロセッサ１１へのエラー信号として返される。図６
に示すようにプロセッサ１１から見たメモリ１２へのア
クセスは常に基本周期内となる。以上のようにしてプロ
セッサ１１がメモリアクセスとパリティ生成をパイプラ
イン的に行なって常に基本周期で動作することにより、
プロセッサの最高性能での動作が可能となる。
されるとメモリ１２から読込み周期の第一クロックの立
上りから３５ナノ秒後に出力されたデータは５０ナノ秒
後の読込み信号Ａの立上りでプロセッサ１１に読込まれ
基本周期内で読込みを終了する。遅延回路１４で２０ナ
ノ秒遅らせて生成されたアドレスＢによりメモリ１５か
ら読込まれたパリティフラグは、バッファ２３で２０ナ
ノ秒遅らされたメモリ１２からのデータと共にパリティ
生成器１３に入力されてそのデータの正誤を判定される
。“１”データの数が偶数のときそのデータはエラーと
判定され、データ入力から２０ナノ秒後にエラーフラグ
がエラー出力回路２２に出力される。この読込み周期の
アドレスＢは読込み信号Ｂで保持されエラーフラグと共
にプロセッサ１１へのエラー信号として返される。図６
に示すようにプロセッサ１１から見たメモリ１２へのア
クセスは常に基本周期内となる。以上のようにしてプロ
セッサ１１がメモリアクセスとパリティ生成をパイプラ
イン的に行なって常に基本周期で動作することにより、
プロセッサの最高性能での動作が可能となる。
【００１６】
【発明の効果】本発明によれば誤り検出ビット生成器の
信号生成時間に影響されず演算器を最高速で動作させる
ことが可能なため、信頼性の必要なデータの高速な演算
処理を実現できる。
信号生成時間に影響されず演算器を最高速で動作させる
ことが可能なため、信頼性の必要なデータの高速な演算
処理を実現できる。
【図１】本発明の一実施例のブロック図である。
【図２】従来のメモリエラー検出方式を示したブロック
図である。
図である。
【図３】従来のメモリエラー検出方式でのタイミング図
である。
である。
【図４】従来のメモリエラー検出方式でのタイミング図
である。
である。
【図５】本発明の一実施例のブロック図である。
【図６】本発明方式でのタイミング図である。
１１…プロセッサ、１２…データメモリ、１３…誤り検
出回路、１４…遅延回路、１５…冗長ビットメモリ、２
１…パリティ生成器、２２…エラー出力回路、２３…バ
ッファ。
出回路、１４…遅延回路、１５…冗長ビットメモリ、２
１…パリティ生成器、２２…エラー出力回路、２３…バ
ッファ。
Claims (2)
- 【請求項１】ある基本周期でデータの読込み書込みを連
続して行なうことのできるプロセッサと、そのプロセッ
サから出力されるアドレスを受けて前記周期内でデータ
の書込み読出し可能なメモリより構成されるデータ演算
装置において、プロセッサからメモリにデータを書込む
時に誤り検出用冗長ビットを生成し、メモリからデータ
を読込む時に書込み時に付加した冗長ビットを共に読出
してデータの誤りを検出するデータ誤り検出回路、その
冗長ビットを記憶するための冗長ビットメモリ、当該冗
長ビットメモリと前記プロセッサの間に置かれ前記デー
タ誤り検出回路により冗長ビット生成に要する遅れ時間
を保証するためのアドレス及び信号の遅延回路を付加し
たことを特徴とするデータ演算装置。 - 【請求項２】請求項１のデータ演算装置において遅延し
たアドレスに合わせて生成した読込み信号により冗長ビ
ットを読出し、エラー検出時に上記アドレスを記憶して
その内容をプロセッサに伝えることを特徴とするデータ
誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102455A JPH04332060A (ja) | 1991-05-08 | 1991-05-08 | データ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102455A JPH04332060A (ja) | 1991-05-08 | 1991-05-08 | データ演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332060A true JPH04332060A (ja) | 1992-11-19 |
Family
ID=14327946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102455A Pending JPH04332060A (ja) | 1991-05-08 | 1991-05-08 | データ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04332060A (ja) |
-
1991
- 1991-05-08 JP JP3102455A patent/JPH04332060A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8751853B2 (en) | Quad-data rate controller and implementing method thereof | |
| JPH04332060A (ja) | データ演算装置 | |
| JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
| JPH0773114A (ja) | 宇宙用デジタル計算機のメモリ制御回路 | |
| JP3178445B2 (ja) | カウンタ装置 | |
| JPS604497B2 (ja) | 記憶装置 | |
| JPS601644B2 (ja) | タイミングパルス発生回路 | |
| JPH1153267A (ja) | メモリデータ誤り自動訂正回路 | |
| JPS6219945A (ja) | 記憶装置 | |
| JP3102051B2 (ja) | マイクロプロセッサ装置 | |
| JPS59146361A (ja) | デユアルポ−トメモリ制御回路 | |
| JPH1049489A (ja) | 信号発生装置 | |
| JPS588080B2 (ja) | エラ−チエツク方式 | |
| JPH022236B2 (ja) | ||
| JPH04358397A (ja) | 半導体記憶装置 | |
| JPH07239368A (ja) | 半導体試験装置 | |
| JPS5936853A (ja) | 演算処理装置 | |
| JPH06110686A (ja) | レジスタ干渉回避装置 | |
| JPH04255045A (ja) | パリティ・チェック回路 | |
| JPH0375908B2 (ja) | ||
| JPH08335162A (ja) | 入力インターフェース回路 | |
| JP2003283311A (ja) | エッジ検出回路 | |
| JPH0748192B2 (ja) | 記憶装置 | |
| JPH07254893A (ja) | 位相差補正回路 | |
| JPS63163555A (ja) | 高速メモリ装置 |