JPH07239368A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 【要約】 2ウェイ構造のパターン発生器を持つ半導体試験装置に
おいて、奇数側でホールドして偶数側で再実行させても
目的とする遅延波形の自在な発生を可能にする。 【構成】 C点30の１つ手前を検出するカウンタ８を設
け、偶数側再実行時15にのみ、奇数側再実行時の初期化
パルス発生器７からの初期化パルス27による有効データ
の先頭C点30の１つ手前すなわちD点31に、ゲート信号GA
E・20（偶数側）を立てて、FiFo・２に書き込みするこ
とでタイミングを作り、次に、読み出しクロック発生部
９を設け、奇数側再実行時の読み出し数より１つだけ減
じた読み出しクロックを作り出し、初期化パルス27によ
る初期化終了時点でTSE・18（偶数側）のデータ・33
を使用することを可能とし、再実行のための周期発生
が、偶数側からもできる構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、2ウェイ(Way)構造のパ
ターン発生器を持つ半導体試験装置において、奇数側で
ホールドして、偶数側から再実行させても、目的とする
遅延波形の発生を行う半導体試験装置に関する。

【０００２】

【従来の技術】図３は、従来の技術による、テストパタ
ーンや、テスタ周期等を2ウェイ構造とした半導体試験
装置の概略を示すブロック図である。なお、図３に示す
ように、周期発生のオン／オフを行うゲート信号（GAO,
GAE）及び周期値のセレクト信号（TSO,TSE）も、2ウェ
イ構造になっている。図３に示す当該装置は、図４に示
すようなタイミングでそれぞれのユニット間の信号の受
け渡しをしている。図４の信号群TSR・16、TSO・17、TS
E・18、GAO・19、GAE・20が、パターン発生器１から周
期発生器３へ渡る信号である。2ウェイ構造なので各信
号は、それぞれのオッド側（O）とイーブン側（E）とが
対応している。

【０００３】ここで、信号TSO17,TSE18は、周期値のセ
レクト信号である。信号GAO19,GAE20は、周期発生をイ
ネーブルにする信号である。信号TSRは、当該TSO/TSE/G
AO/GAE信号の受取用クロックである。信号PATO25,PATE2
6は、テストパターンである。信号PATR24は、当該PATO/
PATE受取用クロックである。信号RAO22,RAE23は、遅延
波形発生器用のテスタ周期信号である。信号RAOP21は、
パターン発生器用のテスタ周期である。信号RMDO40,RMD
E41は、テスタ周期とテスト周期の間の補完用データで
ある。

【０００４】図３において、テスタ周期の発生のスター
ト／ストップは、はじめに、上記のTSO,TSE及びGAO,GAE
を初期化パルス発生器７からパターン発生器１へ書き込
み、その後、周期発生器３との間にあるFiFo（先入れ先
出し回路）２に書き込んでおく。この書き込む数は、周
期発生器３が、テスタ周期（RA）を１ヶ発生して、その
テスタ周期（RA）により新しい周期値のセレクト信号
（TS）が、パターン発生器１より周期発生器３に到達す
るまでのtpd（遅延時間差吸収）分のクロック数であ
る。この状態で周期発生器３にスタートをかければ、周
期発生器３は周期値のセレクト信号（TS）に従い周期値
をセレクトし、ゲート信号（GA）によりイネーブル、す
なわち図４の例では、ハイレベルになった期間だけテス
タ周期（RA）を発生する。つまり、周期値のセレクト信
号（TS）が〜の間に、ゲート信号（GA）がハイレベ
ルでイネーブルとなっているので、Sig39は８ヶ、周期
値のセレクト信号（TS）が〜でセレクトされた周期
値に従い発生され、ピンエレクトロニクス５を経由して
被測定対象物６に供給される。

【０００５】半導体試験装置の機能の１つに、テストパ
ターンを途中で一時停止して、次のパターンから再実行
する機能があるが、これを従来の技術による構成で実現
することを考える。この場合、動作は、偶数側でホール
ドして、奇数側から再実行する場合と、奇数側でホール
ドして、偶数側から再実行する場合の２つが考えられ
る。

【０００６】つまり、図５のタイミングチャートに示す
ように、偶数側ホールド→奇数側再実行は実現できる。
ところが、図６のタイミングチャートに示すように、奇
数側ホールド→偶数側再実行は、奇数側でホールドして
も、偶数側のパターンも発生してしまっている。すなわ
ち、A点・28及びデータ・33を発生してしまってい
る。そして、再実行時（B点・29）に、パターン発生器
１は、後戻りができないので、次組のテストパターンに
進んでしまう。このため、遅延波形発生器４では、テス
トパターンのデータ33が再実行時には欠落したまま
で、次組のテストパターンのデータ34及びデータ35
が入力されてきても、有効な情報として受け取れなくな
り、目的とする遅延波形が発生できない。このため、2
ウェイ構造におけるホールド→再実行の機能の完全発揮
ができないという欠点を有していた。

【０００７】

【発明が解決しようとする課題】図６に示すように、当
該パルス発生器１は、2ウェイ構造であるため、周期値
のセレクト信号（TS）は、TSO（奇数側）17とTSE（偶数
側）20とで、ゲート信号（GA）も、GAO（奇数側）19とG
AE（偶数側）20とで、2ウェイ構造の構成となってい
る。故に、この関係では、ゲート信号（GA）が立ち上が
ってからの周期値のセレクト信号（TS）の出力は有効と
みなせるのだが、GAO（奇数側）19でホールドがかかっ
た場合でも、パターン発生器１は、テストパターン受け
取り用クロックPATR・24で動作しているので、後戻りが
できず、偶数側（PATE）26のテストパターンのデータ
33も発生させてしまう。しかし、ゲート信号（GA）はGA
O・19（奇数側）でホールドしたので、GAE・20（偶数
側）は出力されていないわけだから、遅延波形発生器４
では、この部分で発生したテストパターンのデータ33
は、有効な情報として受け入れることはできないので、
取り残されたままとなる。

【０００８】にもかかわらず、次は、偶数側のGAE・20
から再実行しようとすると、そのときは、偶数側のGAE
・20のゲート信号（GA）のB点29が立ち上がり、テスト
パターンのデータ34及びデータ35が出力される。こ
の場合も、ゲート信号（GA）の奇数側（GAO）19が立ち
上がっていないままなので、遅延波形発生器４では、テ
ストパターンのデータ34は有効な情報とみなせず、そ
の入力を受け取ることはできなくなってしまう。従っ
て、2ウェイ構造となっている場合、一時停止からの再
実行時において、奇数側からの再実行は可能で、偶数側
からの再実行は不可能であるという、一時停止→再実行
時の機能を実行させる上での問題点があった。

【０００９】つまり、2ウェイ構造では、奇数側ホール
ド→偶数側再実行が不可能であれば、本構成において
は、一時停止して再実行させる機能が不完全ということ
になってしまう。そこで、2ウェイ構造のパターン発生
器１を持つ、半導体試験装置の長所を損なわずに、テス
トパターン（PAT）の発生を偶数側からの再実行時にも
できて、当該機器の一時停止ホールド→再実行機能が完
全に実現できることを目的とした。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明においては、奇数側ホールド→偶数側再実行
を実現するために、図２に示すタイミングチャートのよ
うに、奇数側再実行時の初期化パルス27による有効デー
タの先頭であるC点30の１つ手前に、ゲート信号（GA）
であるGAE（偶数側）20をD点31に立て、FiFo２に書き込
む。しかし、このまま、従来のように奇数側再実行時と
同数だけ、FiFo・２を読み出してしまうと、初期化終了
時には１つだけ行きすぎてしまいTSE・18（偶数側）の
データ・33を使用することができないことになる。そ
こで、それなら奇数側再実行時の読み出し数よりも１つ
だけ減らして読み出せればよい、ということに着眼し
た。

【００１１】それを、実現したものが、図１に示す構成
のブロック図である。図１に示すように、本発明による
追加制御回路であるC点30の１つ手前を検出する、カウ
ンタ８を設け、偶数側再実行時のみC点30の１つ手前D点
31を検出し、ゲート信号GAE20を立てる。このとき、周
期値のセレクト信号TSO17,TSE18は、C点30の１つ手前な
ので、奇数側ホールド時のパターンデータのデータ32
及びデータ33を出力している。これにより図２に示す
タイミングがつくれる。

【００１２】そして、同じく追加制御回路である読み出
しクロック発生部９を設け、奇数側再実行時の読み出し
数より１つだけ減じた読み出しクロックを作ることで、
周期発生器３は初期化パルス27による初期化終了時点
で、TSE・18のテストパターンのデータ・33を使用す
ることができるようになる。そのため、周期発生を偶数
側からも行うことができるので、2ウェイ構造のパター
ン発生器１を持つ当該装置のテストパターン発生におい
て、奇数側ホールド→偶数側再実行時にも、その機能の
完全な実現が可能となった。

【００１３】本発明での２つの追加制御回路では、先
ず、偶数側再実行時のみ、（1）図２のC点・30の１つ手
前を検出し、ゲート信号GAE・20（偶数側）を立てる為
のカウンタ８を設けた。そしてFiFo・２に書き込み、次
に、そこから、TSO17,TSE18（偶数側）を読み出すこと
ができるようにした。しかし、そのまま読み出しを行っ
てしまうと初期化パルス発生終了時には、発生しなけれ
ばならないTSE18のデータ・33は、１つ行きすぎたこ
とになり、使用することができない。有効なデータであ
ることを示すGAE20は立っているが、奇数側再実行と同
じ数の初期化パルスでは、TSE18のデータ・33は通り
すぎてしまう。

【００１４】そこで、（2）図２の読み出しクロック発
生部・９を設けた。そのレジスタA10及びレジスタB11に
は、それぞれに設定値が設定される。また、そのセレク
タ12では、偶数側再実行時にのみレジスタB11側をセレ
クトさせ、カウンタ13の一致出力ｂ37からの入力と、Fi
Fo・２の書き込み信号からの入力とで、アンドをとるゲ
ート14からの出力によって、奇数側再実行時の読み出し
クロックより１つだけ減じたクロックを作る。従って、
そのクロックを使ってFiFo・２から読み出せば、あたか
も、偶数側再実行時でも、ゲート信号GAE・20（偶数
側）を立てた上に、TSO17,TSE18のうちのTSE・18（偶数
側）のデータ・33のみが出力されたようになるので、
遅延波形発生器４では有効なデータとして認識させ、受
け取らせることが可能となった。

【００１５】

【作用】本発明による追加回路である図１に示す読み出
しクロック発生部９を構成する２つのレジスタにおける
設定値は、次の通りとすることが必要条件である。先
ず、レジスタA10については、周期発生器３がRAO・22を
１ヶ出力してから、そのRAO・22によりパターン発生器
１から新しい周期値のセレクト信号（TS）のTSO17,TSE1
8及びゲート信号（GA）のGAO19,GAE20が到達するまでの
tpd（遅延時間差）吸収分のクロック数とする。次に、
レジスタB11については、（レジスタA10の設定値＋１）
とする。

【００１６】本発明による、2ウェイ構造のパターン発
生器１による構成では、周期値のセレクト信号（TS）は
メモリのアドレスに相当するものであり、また、周期信
号発生のオン／オフを行うゲート信号（GA）であるGAO
（奇数側）とGAE（偶数側）の信号が有効なデータの範
囲を示すものである。従って、ゲート信号（GA）が立ち
上がっている間に出力された周期信号は、正しい有効な
データ信号であると認識し、遅延波形発生器４ではテス
トパターン（PAT）を受け取ることができ、目的とする
遅延波形の発生が可能となるのである。

【００１７】

【実施例】図１に、本発明の実施例による構成のブロッ
ク図を示し、図２には、同じく、本発明の実施例におけ
るタイミングチャートを示す。図１及び図２によって、
本発明の実施例について以下に説明する。

【００１８】（1）図１に示すように、図２中のC点30
の、１つ手前を検出するカウンタ８を設ける。当該カウ
ンタ８の一致出力ａ・36で、偶数側再実行15時にのみ、
奇数側再実行時の初期化パルス発生器7からの初期化パ
ルス27による有効なデータの先頭C点30の１つ手前であ
るD点31に、ゲート信号GAE・20を立ててFiFo・２に書き
込みさせる。このとき、TSO・17及びTSE・18はC点30の
１つ手前すなわちD点31なので、奇数側ホールド時の値
を出力しており、このために、図２に示すタイミングが
作られることになる。しかし、このまま従来の技術のま
まで、奇数側再実行時と同数だけFiFo・２から読み出し
すると、１つ分だけ戻りすぎてしまい、またもやTSE・1
8のテストパターンのデータ・33を有効なデータとし
て認識して使用することができなくなる。

【００１９】（2）そこで、それなら奇数側再実行時の
読み出し数よりも、１つだけ減らして読み出すことと
し、図１に示すように、読み出しクロック発生部９を設
けた。当該読み出しクロック発生部９を設けることで、
奇数側再実行時の読み出し数よりも、１つだけ減じた読
み出しクロックが作られるので、周期発生器３は、初期
化パルス発生器７からの初期化パルス27による初期化終
了時点でTSE・18のデータ・33を使用することができ
るようになる。そのため、再実行のための周期発生が偶
数側からもできるようになり、2ウェイ構造のパターン
発生器１を持つ当該装置のテストパターン発生が、奇数
側ホールド→偶数側再実行時にも、その2ウェイ構造に
よる機能の完全な実現ができた。

【００２０】また、読み出しクロック発生部９を構成す
るレジスタA10及びレジスタB11にはそれぞれに設定値が
設定される。また、そのセレクタ12では、偶数側再実行
時にのみレジスタB11側をセレクトさせ、カウンタ13の
一致出力ｂ・37からの入力とFiFo・２の書き込み信号か
らの入力とでアンドをとるゲート14からの出力で、奇数
側再実行時の読み出しクロックより１つだけ減じたクロ
ックを作る。従って、そのクロックを使ってFiFo・２か
ら読み出せば、あたかも、偶数側再実行時においても、
ゲート信号GAE・20（偶数側）を立てた上に、TSE・18
（偶数側）のデータ・33のみが出力されたようになる
ので、遅延波形発生器４では、有効なデータとして認識
され、受け取ることができるものである。

【００２１】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。 （1）2ウェイ構造のパターン発生器を持つ半導体試験装
置において、奇数側でホールドして、偶数側から再実行
させる機能を実行するときも、目的とする遅延波形の発
生が可能となった。 （2）そのため、2ウェイ構造のパターン発生器がもつ、
周期を発生させる方法上での長所、例えば周期発生の機
能が、2ウェイ構造の場合では、周期発生能が1／2で済
むという長所を損なわずに完全に生かせるようになっ
た。 （3）本発明においては、２つの制御回路を追加するこ
とで目的を達成したが、本発明によれば、2ウェイ構造
の場合のみならず、他の3ウェイ以上の多ウェイ構造の
パターン発生器を持つ半導体試験装置において、目的と
する遅延波形の自在な発生が可能となった。

【図面の簡単な説明】

【図１】本発明による構成の実施例におけるブロック図
を示す。

【図２】本発明による構成の実施例におけるタイミング
チャートを示す。

【図３】従来の技術による構成のブロック図を示す。

【図４】従来の技術による構成のタイミングチャートを
示す。

【図５】従来の技術による構成で、偶数側ホールド−奇
数側再実行時のタイミングチャートを示す。

【図６】従来の技術による構成で、奇数側ホールド−偶
数側再実行時のタイミングチャートを示す。

【符号の説明】

１ パターン発生器 ２ FiFo ３ 周期発生器 ４ 遅延波形発生器 ５ ピン・エレクトロニクス ６ 被測定対象物 ７ 初期化パルス発生器 ８ カウンタ ９ 読み出しクロック発生部 10 レジスタA 11 レジスタB 12 セレクタ 13 カウンタ 14 ゲート 15 偶数側再実行 16 TSR 17 TSO 18 TSE 19 GAO 20 GAE 21 RAOP 22 RAO 23 RAE 24 PATR 25 PATO 26 PATE 27 初期化パルス 28 A点 29 B点 30 C点 31 D点 32 データ 33 データ 34 データ 35 データ 36 一致出力ａ 37 一致出力ｂ 38 TSデータでセレクトされた周期 39 Sig 40 RMDO 41 RMDE

Claims (1)

【特許請求の範囲】
1. 【請求項１】 2ウェイ構造のパターン発生器（１）を
   持つ半導体試験装置において、C点（30）の１つ手前を
   検出するカウンタ（８）を設け、当該カウンタ（８）の
   一致出力ａ（36）で、偶数側再実行（15）時にのみ、奇
   数側再実行時の初期化パルス発生器（７）からの初期化
   パルス（27）による有効データの先頭C点（30）の１つ
   手前、つまりD点（31）にゲート信号GAE（20）を立て
   て、FiFo（２）に書き込みさせ、タイミングを形成する
   手段を設け、読み出しクロック発生部（９）を設け、当
   該読み出しクロック発生部（９）により、奇数側再実行
   時の読み出し数よりも、１つだけ減じた読み出しクロッ
   クを作り、カウンタ（13）の一致出力ｂ（37）からの入
   力と、当該FiFo（２）への書き込み信号からの入力とに
   より、論理積をとるゲート（14）からの出力によって、
   当該FiFo（２）を読み出して、TSE（18）側のデータ
   （33）を、周期発生器（３）に入力する手段を設け、以
   上を具備することを特徴とする、2ウェイ構造のパター
   ン発生器を持つ半導体試験装置。