JP2660132B2 - 位相差補正回路 - Google Patents
位相差補正回路Info
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- JP2660132B2 JP2660132B2 JP4078311A JP7831192A JP2660132B2 JP 2660132 B2 JP2660132 B2 JP 2660132B2 JP 4078311 A JP4078311 A JP 4078311A JP 7831192 A JP7831192 A JP 7831192A JP 2660132 B2 JP2660132 B2 JP 2660132B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数の信号の位相差を
判定、確認する論理回路に関する。
判定、確認する論理回路に関する。
【０００２】
【従来の技術】時系列的に入力する２種類の位相差を有
する信号ａ，ｂの位相差を確認する従来の論理回路にお
いては、各々の信号ａ，ｂの先頭位置を示すフレームパ
ルスを各々メモリにクロックに同期して順次書き込み、
また、順次読み出して、信号ａの最初のフレームパルス
と、信号ｂの最初のフレームパルスとによりこれらの位
相差を検出する。次の信号ａのフレームパルス周期で信
号ａと信号ｂとのフレームパルスの位相差が補正される
と、さらに次の信号ａのフレームパルス周期で信号ａと
信号ｂのフレームパルスが同位相で出力され、位相補正
が正しく実行されたことを確認する。
する信号ａ，ｂの位相差を確認する従来の論理回路にお
いては、各々の信号ａ，ｂの先頭位置を示すフレームパ
ルスを各々メモリにクロックに同期して順次書き込み、
また、順次読み出して、信号ａの最初のフレームパルス
と、信号ｂの最初のフレームパルスとによりこれらの位
相差を検出する。次の信号ａのフレームパルス周期で信
号ａと信号ｂとのフレームパルスの位相差が補正される
と、さらに次の信号ａのフレームパルス周期で信号ａと
信号ｂのフレームパルスが同位相で出力され、位相補正
が正しく実行されたことを確認する。
【０００３】このとき、前記メモリでは書き込み及び読
み出しが随時行われているので、メモリ内の信号はメモ
リの（アドレス長）×（クロック周期）の期間を越える
と書き換えられてしまう。このため、当然にフレームパ
ルスも書き換えられることになり、一連の位相差検出か
ら位相確認までの動作には、３つのフレームパルスが必
要となり、したがってフレームパルス周期で最低２周期
分以上の時間がかかることになる。
み出しが随時行われているので、メモリ内の信号はメモ
リの（アドレス長）×（クロック周期）の期間を越える
と書き換えられてしまう。このため、当然にフレームパ
ルスも書き換えられることになり、一連の位相差検出か
ら位相確認までの動作には、３つのフレームパルスが必
要となり、したがってフレームパルス周期で最低２周期
分以上の時間がかかることになる。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の論理回路においては、メモリ内のフレームパルスが短
い期間で書き換えられてしまい、周期の長い次のフレー
ムパルスを待たなければ位相差の検出、確認ができず、
したがって位相差検出から位相確認までの時間が長くな
るという問題があった。
の論理回路においては、メモリ内のフレームパルスが短
い期間で書き換えられてしまい、周期の長い次のフレー
ムパルスを待たなければ位相差の検出、確認ができず、
したがって位相差検出から位相確認までの時間が長くな
るという問題があった。
【０００５】本発明は上記事情に基づいてなされたもの
であり、回路構成を改良し、高速で一連の位相差検出，
位相確認の動作を行うことが可能な論理回路を提供する
ことを目的とするものである。
であり、回路構成を改良し、高速で一連の位相差検出，
位相確認の動作を行うことが可能な論理回路を提供する
ことを目的とするものである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の論理回路は、クロック同期式で複数の信
号の位相のずれを確認する論理回路において、複数の信
号における信号先頭位置を示す位置信号を各々記憶する
記憶回路と、この記憶回路に前記位置信号が書き込まれ
たとき以降の位置信号の記憶回路に対する書き込みを所
定期間禁止する書込状態制御回路と、前記記憶回路に記
憶した前記各位置信号を取り込んでその位相差を判定し
その一致、不一致を確認して出力信号を発する位相差判
定回路とを有することを特徴とするものである。
めに、本発明の論理回路は、クロック同期式で複数の信
号の位相のずれを確認する論理回路において、複数の信
号における信号先頭位置を示す位置信号を各々記憶する
記憶回路と、この記憶回路に前記位置信号が書き込まれ
たとき以降の位置信号の記憶回路に対する書き込みを所
定期間禁止する書込状態制御回路と、前記記憶回路に記
憶した前記各位置信号を取り込んでその位相差を判定し
その一致、不一致を確認して出力信号を発する位相差判
定回路とを有することを特徴とするものである。
【０００７】
【作用】以下に上記のように構成した本発明の論理回路
の作用について説明する。この論理回路に位相差を有す
る複数の信号が入力すると、複数の信号における信号先
頭位置を示す位置信号が各々記憶回路に記憶される。こ
のとき、書込状態制御回路は、前記記憶回路に前記位置
信号が書き込まれたとき以降の位置信号の記憶回路に対
する書き込みを所定期間、例えば記憶回路のアドレス長
さをｎとしたとき（ｎ×クロック周期）の期間を越えて
禁止する。この状態で、位相差判定回路は前記記憶回路
から各位置信号を取り込んでその位相差を判定しその一
致、不一致を確認する。
の作用について説明する。この論理回路に位相差を有す
る複数の信号が入力すると、複数の信号における信号先
頭位置を示す位置信号が各々記憶回路に記憶される。こ
のとき、書込状態制御回路は、前記記憶回路に前記位置
信号が書き込まれたとき以降の位置信号の記憶回路に対
する書き込みを所定期間、例えば記憶回路のアドレス長
さをｎとしたとき（ｎ×クロック周期）の期間を越えて
禁止する。この状態で、位相差判定回路は前記記憶回路
から各位置信号を取り込んでその位相差を判定しその一
致、不一致を確認する。
【０００８】
【実施例】以下に本発明の一実施例である論理回路につ
いて図面を参照して詳細に説明する。図１は、本発明の
一実施例である論理回路のブロック図、図２はその論理
回路における各部の信号波形を示すタイミングチャート
である。
いて図面を参照して詳細に説明する。図１は、本発明の
一実施例である論理回路のブロック図、図２はその論理
回路における各部の信号波形を示すタイミングチャート
である。
【０００９】図１に示す論理回路１００は、クロック信
号ＣＫ1 ，ＣＫ2 に同期して第１，第２のフレーム信号
の各信号先頭位置を示す位置信号ＦＰ1 ，ＦＰ2 を記憶
するとともに、各位置信号ＦＰ1 ，ＦＰ2 に対応した出
力信号Ｍ10，Ｍ20を送出する記憶回路としての第１、第
２の位相差吸収メモリ１ａ，１ｂと、位置信号ＦＰ1，
ＦＰ2 を各々取り込み各位置信号ＦＰ1 ，ＦＰ2 よりも
クロック信号ＣＫ1 ，ＣＫ2 の１周期Ｔ分遅れた検出信
号ｍ10，ｍ20を送出する第１、第２のシフトレジスタ２
ａ，２ｂと、各出力信号Ｍ10，Ｍ20を取り込み、これら
を基に各位置信号ＦＰ1 ，ＦＰ2 の位相差を判定し、そ
の一致、不一致を確認する位相差判定回路としての第
１、第２の位相差判定回路３ａ，３ｂと、検出信号ｍ1
0，ｍ20を取り込み、これらを基に各位置信号ＦＰ1 、
ＦＰ2 の位相差を判定し、その一致、不一致を確認する
位相差判定回路としての第３、第４の位相差判定回路４
ａ，４ｂと、第１、第３の位相差判定回路３ａ，４ａの
判定結果信号Ｆ10，ｆ10に基づき第１の書込制御信号Ｗ
Ｓ10を送出して第１の位相差吸収メモリ１ａの書き込み
を制御する第１の書込状態制御回路５ａと、第２、第４
の位相差判定回路３ｂ，４ｂの判定結果信号Ｆ20，ｆ20
に基づき第２の書込制御信号ＷＳ20を送出して第２の位
相差吸収メモリ１ｂの書き込みを制御する第２の書込状
態制御回路５ｂと、出力信号Ｍ10，Ｍ20を取り込み両出
力信号Ｍ10，Ｍ20の位相差を検出し、位相補正を行うた
めに第１、第２の位相差吸収メモリ１ａ，１ｂに対する
読出アドレス信号Ｚ10，Ｚ20を各々発生する読出アドレ
ス発生回路６と、この読出アドレス発生回路６からの読
出アドレス信号Ｚ10，Ｚ20を基に第１、第２の位相差吸
収メモリ１ａ，１ｂに対する読出アドレスを決定する第
１、第２の読出制御回路７ａ，７ｂ及び第１、第２の読
出アドレスデコーダ８ａ，８ｂと、クロック信号ＣＫ1
，ＣＫ2 に同期して第１、第２の位相差吸収メモリ１
ａ、１ｂに対する各位置信号ＦＰ1 ，ＦＰ2 の書込アド
レスを決定する第１、第２のカウンタ９ａ，９ｂ及び第
１、第２の書込アドレスデコーダ１０ａ，１０ｂとを具
備している。
号ＣＫ1 ，ＣＫ2 に同期して第１，第２のフレーム信号
の各信号先頭位置を示す位置信号ＦＰ1 ，ＦＰ2 を記憶
するとともに、各位置信号ＦＰ1 ，ＦＰ2 に対応した出
力信号Ｍ10，Ｍ20を送出する記憶回路としての第１、第
２の位相差吸収メモリ１ａ，１ｂと、位置信号ＦＰ1，
ＦＰ2 を各々取り込み各位置信号ＦＰ1 ，ＦＰ2 よりも
クロック信号ＣＫ1 ，ＣＫ2 の１周期Ｔ分遅れた検出信
号ｍ10，ｍ20を送出する第１、第２のシフトレジスタ２
ａ，２ｂと、各出力信号Ｍ10，Ｍ20を取り込み、これら
を基に各位置信号ＦＰ1 ，ＦＰ2 の位相差を判定し、そ
の一致、不一致を確認する位相差判定回路としての第
１、第２の位相差判定回路３ａ，３ｂと、検出信号ｍ1
0，ｍ20を取り込み、これらを基に各位置信号ＦＰ1 、
ＦＰ2 の位相差を判定し、その一致、不一致を確認する
位相差判定回路としての第３、第４の位相差判定回路４
ａ，４ｂと、第１、第３の位相差判定回路３ａ，４ａの
判定結果信号Ｆ10，ｆ10に基づき第１の書込制御信号Ｗ
Ｓ10を送出して第１の位相差吸収メモリ１ａの書き込み
を制御する第１の書込状態制御回路５ａと、第２、第４
の位相差判定回路３ｂ，４ｂの判定結果信号Ｆ20，ｆ20
に基づき第２の書込制御信号ＷＳ20を送出して第２の位
相差吸収メモリ１ｂの書き込みを制御する第２の書込状
態制御回路５ｂと、出力信号Ｍ10，Ｍ20を取り込み両出
力信号Ｍ10，Ｍ20の位相差を検出し、位相補正を行うた
めに第１、第２の位相差吸収メモリ１ａ，１ｂに対する
読出アドレス信号Ｚ10，Ｚ20を各々発生する読出アドレ
ス発生回路６と、この読出アドレス発生回路６からの読
出アドレス信号Ｚ10，Ｚ20を基に第１、第２の位相差吸
収メモリ１ａ，１ｂに対する読出アドレスを決定する第
１、第２の読出制御回路７ａ，７ｂ及び第１、第２の読
出アドレスデコーダ８ａ，８ｂと、クロック信号ＣＫ1
，ＣＫ2 に同期して第１、第２の位相差吸収メモリ１
ａ、１ｂに対する各位置信号ＦＰ1 ，ＦＰ2 の書込アド
レスを決定する第１、第２のカウンタ９ａ，９ｂ及び第
１、第２の書込アドレスデコーダ１０ａ，１０ｂとを具
備している。
【００１０】第１の位相差吸収メモリ１ａは、第１のフ
レーム信号の位置信号ＦＰ1 に基づく出力信号Ｍ10を、
第１、第２の位相差判定回路３ａ，３ｂ及び読出アドレ
ス発生回路６に送出する。第２の位相差吸収メモリ１ｂ
は、第２のフレーム信号の位置信号ＦＰ2 に基づく出力
信号Ｍ20を、第１、第２の位相差判定回路３ａ、３ｂ及
び読出アドレス発生回路６に送出する。
レーム信号の位置信号ＦＰ1 に基づく出力信号Ｍ10を、
第１、第２の位相差判定回路３ａ，３ｂ及び読出アドレ
ス発生回路６に送出する。第２の位相差吸収メモリ１ｂ
は、第２のフレーム信号の位置信号ＦＰ2 に基づく出力
信号Ｍ20を、第１、第２の位相差判定回路３ａ、３ｂ及
び読出アドレス発生回路６に送出する。
【００１１】第１のシフトレジスタ２ａは、位置信号Ｆ
Ｐ1 に応じた検出信号ｍ10を第３、第４の位相差判定回
路４ａ，４ｂ及び第１の書込状態制御回路５ａに送出す
る。第２のシフトレジスタ２ｂは、位置信号ＦＰ2 に応
じた検出信号ｍ20を第３、第４の位相差判定回路４ａ，
４ｂ及び第２の書込状態制御回路５ｂに送出する。
Ｐ1 に応じた検出信号ｍ10を第３、第４の位相差判定回
路４ａ，４ｂ及び第１の書込状態制御回路５ａに送出す
る。第２のシフトレジスタ２ｂは、位置信号ＦＰ2 に応
じた検出信号ｍ20を第３、第４の位相差判定回路４ａ，
４ｂ及び第２の書込状態制御回路５ｂに送出する。
【００１２】第１、第２の位相差判定回路３ａ，３ｂ
は、各々出力信号Ｍ10，Ｍ20を取り込んで、これらの位
相差の判定、確認を行い、各々判定結果信号Ｆ10，Ｆ20
を第１、第２の書込状態制御回路５ａ，５ｂに送出す
る。また、第３、第４の位相差判定回路４ａ，４ｂは、
検出信号ｍ10，ｍ20を取り込んで、これらの位相差の判
定、確認を行い、各々判定結果信号ｆ10，ｆ20を第１、
第２の書込状態制御回路５ａ，５ｂに送出する。尚、図
１中、ＣＬ1 ，ＣＬ2 は、第１、第２のクリア信号、ｓ
ｔはセットパルスである。
は、各々出力信号Ｍ10，Ｍ20を取り込んで、これらの位
相差の判定、確認を行い、各々判定結果信号Ｆ10，Ｆ20
を第１、第２の書込状態制御回路５ａ，５ｂに送出す
る。また、第３、第４の位相差判定回路４ａ，４ｂは、
検出信号ｍ10，ｍ20を取り込んで、これらの位相差の判
定、確認を行い、各々判定結果信号ｆ10，ｆ20を第１、
第２の書込状態制御回路５ａ，５ｂに送出する。尚、図
１中、ＣＬ1 ，ＣＬ2 は、第１、第２のクリア信号、ｓ
ｔはセットパルスである。
【００１３】次に、上述した本実施例の論理回路１００
の動作について説明する。まず、各回路、各信号の条件
設定について述べる。第１、第２の位相差吸収メモリ１
ａ，１ｂのアドレス長を１３、アドレス番地は０番地か
ら１２番地とする。また、第１、第２のシフトレジスタ
２ａ，２ｂのアドレス長を２、アドレス番地は０番地か
ら１番地とする。第１、第２のクロック信号ＣＫ1 ，Ｃ
Ｋ2 の周期をＴ、各位置信号ＦＰ1 ，ＦＰ2 の周期を１
３０Ｔ、両者の位相差を図２に示すように３Ｔとする。
の動作について説明する。まず、各回路、各信号の条件
設定について述べる。第１、第２の位相差吸収メモリ１
ａ，１ｂのアドレス長を１３、アドレス番地は０番地か
ら１２番地とする。また、第１、第２のシフトレジスタ
２ａ，２ｂのアドレス長を２、アドレス番地は０番地か
ら１番地とする。第１、第２のクロック信号ＣＫ1 ，Ｃ
Ｋ2 の周期をＴ、各位置信号ＦＰ1 ，ＦＰ2 の周期を１
３０Ｔ、両者の位相差を図２に示すように３Ｔとする。
【００１４】第１、第２の位相差吸収メモリ１ａ，１ｂ
に対する書き込み、読み出し動作は、書き込みを０番地
から順に行い、読み出しを６番地から順に行うものとす
る。
に対する書き込み、読み出し動作は、書き込みを０番地
から順に行い、読み出しを６番地から順に行うものとす
る。
【００１５】第１、第２のクリア信号ＣＬ1 ，ＣＬ2 が
ともにローのとき、出力信号Ｍ10，Ｍ20、検出信号ｍ1
0，ｍ20、判定結果信号Ｆ10，Ｆ20，ｆ10，ｆ20、書込
制御信号ＷＳ10，ＷＳ20はいずれもローに設定される。
また、第１、第２の位相差吸収メモリ１ａ，１ｂ内及び
第１、第２のシフトレジスタ２ａ，２ｂ内の各データも
ローに設定される。
ともにローのとき、出力信号Ｍ10，Ｍ20、検出信号ｍ1
0，ｍ20、判定結果信号Ｆ10，Ｆ20，ｆ10，ｆ20、書込
制御信号ＷＳ10，ＷＳ20はいずれもローに設定される。
また、第１、第２の位相差吸収メモリ１ａ，１ｂ内及び
第１、第２のシフトレジスタ２ａ，２ｂ内の各データも
ローに設定される。
【００１６】いま、位相の異なる位置信号ＦＰ1 ，ＦＰ
2 が位相差３Ｔで第１、第２の位相差吸収メモリ１ａ，
１ｂ及び第１、第２のシフトレジスタ２ａ，２ｂに入力
したとすると、第１のカウンタ９ａ、第１の書込アドレ
スデコーダ１０ａ、第２のカウンタ９ｂ、第２の書込ア
ドレスデコーダ１０ｂの動作で、各位置信号ＦＰ1 ，Ｆ
Ｐ2 が各々第１、第２の位相差吸収メモリ１ａ、１ｂに
書き込まれる。また、第１、第２のシフトレジスタ２
ａ，２ｂは、第１、第２のクロック信号ＣＫ1 ，ＣＫ2
に同期して検出信号ｍ10，ｍ20を送出する。
2 が位相差３Ｔで第１、第２の位相差吸収メモリ１ａ，
１ｂ及び第１、第２のシフトレジスタ２ａ，２ｂに入力
したとすると、第１のカウンタ９ａ、第１の書込アドレ
スデコーダ１０ａ、第２のカウンタ９ｂ、第２の書込ア
ドレスデコーダ１０ｂの動作で、各位置信号ＦＰ1 ，Ｆ
Ｐ2 が各々第１、第２の位相差吸収メモリ１ａ、１ｂに
書き込まれる。また、第１、第２のシフトレジスタ２
ａ，２ｂは、第１、第２のクロック信号ＣＫ1 ，ＣＫ2
に同期して検出信号ｍ10，ｍ20を送出する。
【００１７】第１、第２の書込状態制御回路５ａ，５ｂ
は、第１のシフトレジスタ２ａ及び第２のシフトレジス
タ２ｂの検出信号ｍ10，ｍ20を取り込み、両位置信号Ｆ
Ｐ1，ＦＰ2 に位相のずれがあるときには、第１、第２
の位相差吸収メモリ１ａ，１ｂに対してハイの書込制御
信号ＷＳ10，ＷＳ20を送り、第１、第２の位相差吸収メ
モリ１ａ，１ｂに対する以降の位置信号ＦＰ1 ，ＦＰ2
の書き込みを一旦禁止する。
は、第１のシフトレジスタ２ａ及び第２のシフトレジス
タ２ｂの検出信号ｍ10，ｍ20を取り込み、両位置信号Ｆ
Ｐ1，ＦＰ2 に位相のずれがあるときには、第１、第２
の位相差吸収メモリ１ａ，１ｂに対してハイの書込制御
信号ＷＳ10，ＷＳ20を送り、第１、第２の位相差吸収メ
モリ１ａ，１ｂに対する以降の位置信号ＦＰ1 ，ＦＰ2
の書き込みを一旦禁止する。
【００１８】次に、読出アドレス発生回路６からの読出
アドレス信号Ｚ10，Ｚ20に基づき、第１、第２の読出制
御回路７ａ，７ｂ及び第１、第２の読出アドレスデコー
ダ８ａ，８ｂが動作し、これにより、第１、第２の位相
差吸収メモリ１ａ，１ｂから各々位置信号ＦＰ1 ，ＦＰ
2 に対応する、補正された出力信号Ｍ10，Ｍ20が出力さ
れる。この出力信号Ｍ10，Ｍ20を取り込んだ第１の位相
差判定回路３ａ、第２の位相差判定回路３ｂは、各々位
置信号ＦＰ1 ，ＦＰ2 の位相差の判定を行う。この場
合、第１の位相差判定回路３ａ、第２の位相差判定回路
３ｂの判定結果信号Ｆ10，Ｆ20は、表１に示すように出
力信号Ｍ10，Ｍ20がいずれもハイの場合にのみハイの状
態（両位置信号ＦＰ1 ，ＦＰ2 の位相が揃ったことを示
す。）となる。
アドレス信号Ｚ10，Ｚ20に基づき、第１、第２の読出制
御回路７ａ，７ｂ及び第１、第２の読出アドレスデコー
ダ８ａ，８ｂが動作し、これにより、第１、第２の位相
差吸収メモリ１ａ，１ｂから各々位置信号ＦＰ1 ，ＦＰ
2 に対応する、補正された出力信号Ｍ10，Ｍ20が出力さ
れる。この出力信号Ｍ10，Ｍ20を取り込んだ第１の位相
差判定回路３ａ、第２の位相差判定回路３ｂは、各々位
置信号ＦＰ1 ，ＦＰ2 の位相差の判定を行う。この場
合、第１の位相差判定回路３ａ、第２の位相差判定回路
３ｂの判定結果信号Ｆ10，Ｆ20は、表１に示すように出
力信号Ｍ10，Ｍ20がいずれもハイの場合にのみハイの状
態（両位置信号ＦＰ1 ，ＦＰ2 の位相が揃ったことを示
す。）となる。
【００１９】
【表１】
【００２０】すなわち、出力信号Ｍ10，Ｍ20のいずれか
一方がロー又は双方ともローの場合には判定結果信号Ｆ
10，Ｆ20は各々ローの状態（両位置信号ＦＰ1 ，ＦＰ2
に位相差があることを示す。）を継続する。
一方がロー又は双方ともローの場合には判定結果信号Ｆ
10，Ｆ20は各々ローの状態（両位置信号ＦＰ1 ，ＦＰ2
に位相差があることを示す。）を継続する。
【００２１】一方、第１、第２のシフトレジスタ２ａ，
２ｂは、位置信号ＦＰ1 ，ＦＰ2 に対応して検出信号ｍ
10，ｍ20を各々第３、第４の位相差判定回路４ａ，４
ｂ、第１の書込状態制御回路５ａ、第２の書込状態制御
回路５ｂに送る。第３、第４の位相差判定回路４ａ，４
ｂも、第１の位相差判定回路３ａ、第２の位相差判定回
路３ｂと同様に、表２に示すように検出信号ｍ10，ｍ20
がいずれもハイの場合にのみハイとなるように動作し、
これ以外の場合にはいずれもローの判定結果信号ｆ10，
ｆ20を出力する。
２ｂは、位置信号ＦＰ1 ，ＦＰ2 に対応して検出信号ｍ
10，ｍ20を各々第３、第４の位相差判定回路４ａ，４
ｂ、第１の書込状態制御回路５ａ、第２の書込状態制御
回路５ｂに送る。第３、第４の位相差判定回路４ａ，４
ｂも、第１の位相差判定回路３ａ、第２の位相差判定回
路３ｂと同様に、表２に示すように検出信号ｍ10，ｍ20
がいずれもハイの場合にのみハイとなるように動作し、
これ以外の場合にはいずれもローの判定結果信号ｆ10，
ｆ20を出力する。
【００２２】
【表２】
【００２３】これにより、第３、第４の位相差判定回路
４ａ，４ｂは、入力された位置信号ＦＰ1 ，ＦＰ2 の位
相差を直接、判定、確認する。位相差が０であれば、ハ
イ信号を出力し、この場合には位相差の補正を行わな
い。
４ａ，４ｂは、入力された位置信号ＦＰ1 ，ＦＰ2 の位
相差を直接、判定、確認する。位相差が０であれば、ハ
イ信号を出力し、この場合には位相差の補正を行わな
い。
【００２４】また、判定結果信号Ｆ10，ｆ10、検出信号
ｍ10を取り込んだ第１の書込状態制御回路５ａは、表３
に示すように、判定結果信号Ｆ10がロー、かつ判定結果
信号ｆ10がロー、且つ検出信号ｍ10がハイの場合に、書
込制御信号ＷＳ10を送って、第１の位相差吸収メモリ１
ａ内の位置信号ＦＰ1 が書き込まれているアドレスを、
一般的にｍとしアドレス長をｎとしたとき、順にｍ＋
１，ｍ＋２，・・・ ，ｎ，０，１，２，・・・ ，ｍ−１アド
レスまで書き込める期間中ローを出力して書き込み可能
の状態とし、次のｍアドレス以後をハイにして書き込み
不可能状態とする。本実施例の場合、図２に示すよう
に、第１の位相差吸収メモリ１ａ内の次の０番地まで、
ローを保ち、その後ハイとなる。これにより第１の位相
差吸収メモリ１ａ内のデータは、第１の書込状態制御回
路５ａの書込制御信号ＷＳ10がローになるまで、書き換
えられることはない。
ｍ10を取り込んだ第１の書込状態制御回路５ａは、表３
に示すように、判定結果信号Ｆ10がロー、かつ判定結果
信号ｆ10がロー、且つ検出信号ｍ10がハイの場合に、書
込制御信号ＷＳ10を送って、第１の位相差吸収メモリ１
ａ内の位置信号ＦＰ1 が書き込まれているアドレスを、
一般的にｍとしアドレス長をｎとしたとき、順にｍ＋
１，ｍ＋２，・・・ ，ｎ，０，１，２，・・・ ，ｍ−１アド
レスまで書き込める期間中ローを出力して書き込み可能
の状態とし、次のｍアドレス以後をハイにして書き込み
不可能状態とする。本実施例の場合、図２に示すよう
に、第１の位相差吸収メモリ１ａ内の次の０番地まで、
ローを保ち、その後ハイとなる。これにより第１の位相
差吸収メモリ１ａ内のデータは、第１の書込状態制御回
路５ａの書込制御信号ＷＳ10がローになるまで、書き換
えられることはない。
【００２５】
【表３】
【００２６】また、判定結果信号Ｆ10，ｆ10のうち、少
なくとも一つがハイのときローの書込制御信号ＷＳ10を
第１の位相差吸収メモリ１ａに送ってこの第１の位相差
吸収メモリ１ａの書き込み禁止状態を解除する。
なくとも一つがハイのときローの書込制御信号ＷＳ10を
第１の位相差吸収メモリ１ａに送ってこの第１の位相差
吸収メモリ１ａの書き込み禁止状態を解除する。
【００２７】同様に、判定結果信号Ｆ20，ｆ20、検出信
号ｍ20を取り込んだ第２の書込状態制御回路５ｂは、判
定結果信号Ｆ20がロー、かつ判定結果信号ｆ20がロー、
且つ検出信号ｍ20がハイの場合に、書込制御信号ＷＳ20
を送って、第２の位相差吸収メモリ１ｂ内の位置信号Ｆ
Ｐ2 が書き込まれているアドレスを一般的にｍとしアド
レス長をｎとしたとき順に、ｍ＋１，ｍ＋２，・・・ ，
ｎ，０，１，２，・・・ ，ｍ−１アドレスまで書き込める
期間中ローを出力して書き込み可能の状態とし、次のｍ
アドレス以後をハイにして書き込み不可能状態とする。
本実施例の場合、図２に示すように、第２の位相差吸収
メモリ１ｂ内の次の３番地まで、ローを保ち、その後ハ
イとなる。これにより第２の位相差吸収メモリ１ｂ内の
データは、第２の書込状態制御回路５ｂの書込制御信号
ＷＳ20がローになるまで、書き換えられることはない。
号ｍ20を取り込んだ第２の書込状態制御回路５ｂは、判
定結果信号Ｆ20がロー、かつ判定結果信号ｆ20がロー、
且つ検出信号ｍ20がハイの場合に、書込制御信号ＷＳ20
を送って、第２の位相差吸収メモリ１ｂ内の位置信号Ｆ
Ｐ2 が書き込まれているアドレスを一般的にｍとしアド
レス長をｎとしたとき順に、ｍ＋１，ｍ＋２，・・・ ，
ｎ，０，１，２，・・・ ，ｍ−１アドレスまで書き込める
期間中ローを出力して書き込み可能の状態とし、次のｍ
アドレス以後をハイにして書き込み不可能状態とする。
本実施例の場合、図２に示すように、第２の位相差吸収
メモリ１ｂ内の次の３番地まで、ローを保ち、その後ハ
イとなる。これにより第２の位相差吸収メモリ１ｂ内の
データは、第２の書込状態制御回路５ｂの書込制御信号
ＷＳ20がローになるまで、書き換えられることはない。
【００２８】また、判定結果信号Ｆ20，ｆ20のうち、少
なくとも一つがハイのときローの書込制御信号ＷＳ20を
第２の位相差吸収メモリ１ｂに送ってこの第２の位相差
吸収メモリ１ｂの書き込み禁止状態を解除する。
なくとも一つがハイのときローの書込制御信号ＷＳ20を
第２の位相差吸収メモリ１ｂに送ってこの第２の位相差
吸収メモリ１ｂの書き込み禁止状態を解除する。
【００２９】読出アドレス発生回路６は、出力信号Ｍ1
0，Ｍ20，第１の位相差吸収メモリ１ａの読み出しアド
レス値，第２の位相差吸収メモリ１ｂの読み出しアドレ
ス値を取り込み、セットパルスｓｔがハイのとき、位置
信号ＦＰ1 を基準として位置補正動作を行い、各々の補
正したアドレス値を出力する。セットパルスｓｔがハイ
のとき出力信号Ｍ10，Ｍ20のハイで位相差を検出し、次
の出力信号Ｍ10のハイで位相補正を行い、補正された読
み出しアドレスを出力する。セットパルスｓｔがローの
とき出力信号Ｍ10，Ｍ20のハイで位相差を検出し、次の
出力信号Ｍ20のハイで位相補正を行い、補正された読み
出しアドレスを出力する。
0，Ｍ20，第１の位相差吸収メモリ１ａの読み出しアド
レス値，第２の位相差吸収メモリ１ｂの読み出しアドレ
ス値を取り込み、セットパルスｓｔがハイのとき、位置
信号ＦＰ1 を基準として位置補正動作を行い、各々の補
正したアドレス値を出力する。セットパルスｓｔがハイ
のとき出力信号Ｍ10，Ｍ20のハイで位相差を検出し、次
の出力信号Ｍ10のハイで位相補正を行い、補正された読
み出しアドレスを出力する。セットパルスｓｔがローの
とき出力信号Ｍ10，Ｍ20のハイで位相差を検出し、次の
出力信号Ｍ20のハイで位相補正を行い、補正された読み
出しアドレスを出力する。
【００３０】第１の位相差吸収メモリ１ａ及び第２の位
相差吸収メモリ１ｂは随時読み出されているので、読み
出しアドレスが読出アドレス発生回路６で位相差分だけ
補正されたことにより、出力信号Ｍ10とＭ20のハイが同
タイミングで出力され判定結果信号Ｆ10，Ｆ20がハイと
なり、位相が補正され同位相となったことを知らせる。
また、判定結果信号Ｆ10，Ｆ20がハイになったことによ
り、書込制御信号ＷＳ10，ＷＳ20は再びローになり第１
及び第２の位相差吸収メモリ１ａ，１ｂは書き込み可能
状態となる。
相差吸収メモリ１ｂは随時読み出されているので、読み
出しアドレスが読出アドレス発生回路６で位相差分だけ
補正されたことにより、出力信号Ｍ10とＭ20のハイが同
タイミングで出力され判定結果信号Ｆ10，Ｆ20がハイと
なり、位相が補正され同位相となったことを知らせる。
また、判定結果信号Ｆ10，Ｆ20がハイになったことによ
り、書込制御信号ＷＳ10，ＷＳ20は再びローになり第１
及び第２の位相差吸収メモリ１ａ，１ｂは書き込み可能
状態となる。
【００３１】従来の論理回路では、位相差を検出してか
ら位相補正を行い同位相となったことを確認するまでの
時間は、約２倍のフレームパルス周期、つまり本実施例
の場合であると２×１３０Ｔとなる。これに対して、本
実施例の論理回路では、上記の動作によって、書込制御
信号ＷＳ10，ＷＳ20の信号により第１及び第２の位相差
吸収メモリ１ａ，１ｂ内のデータを一定期間書き換えな
いで、位置信号をそのまま保持でき、位置信号が出力さ
れる周期が１３Ｔとなるので、位相を検出してから位相
補正を行い同位相となったことを確認するまでの時間は
約２×１３Ｔとなり、従来の回路に比べて約１０倍も高
速となる。
ら位相補正を行い同位相となったことを確認するまでの
時間は、約２倍のフレームパルス周期、つまり本実施例
の場合であると２×１３０Ｔとなる。これに対して、本
実施例の論理回路では、上記の動作によって、書込制御
信号ＷＳ10，ＷＳ20の信号により第１及び第２の位相差
吸収メモリ１ａ，１ｂ内のデータを一定期間書き換えな
いで、位置信号をそのまま保持でき、位置信号が出力さ
れる周期が１３Ｔとなるので、位相を検出してから位相
補正を行い同位相となったことを確認するまでの時間は
約２×１３Ｔとなり、従来の回路に比べて約１０倍も高
速となる。
【００３２】本発明は、上記の実施例の他に、その要旨
の範囲内で種々の変形が可能である。
の範囲内で種々の変形が可能である。
【００３３】
【発明の効果】以上説明した本発明によれば、複数の信
号における信号先頭位置を示す位置信号を各々記憶する
記憶回路と、この記憶回路に位置信号が書き込まれたと
き以降の位置信号の記憶回路に対する書き込みを所定期
間禁止する書込状態制御回路と、記憶回路に記憶した前
記各位置信号を取り込んでその位相差を判定しその一
致、不一致を確認して出力信号を発する位相差判定回路
とを有することにより、従来の回路に比べて高速で一連
の位相差検出，位相確認の動作を行うことができ、した
がって位相差補正回路に好適な論理回路を提供すること
ができる。
号における信号先頭位置を示す位置信号を各々記憶する
記憶回路と、この記憶回路に位置信号が書き込まれたと
き以降の位置信号の記憶回路に対する書き込みを所定期
間禁止する書込状態制御回路と、記憶回路に記憶した前
記各位置信号を取り込んでその位相差を判定しその一
致、不一致を確認して出力信号を発する位相差判定回路
とを有することにより、従来の回路に比べて高速で一連
の位相差検出，位相確認の動作を行うことができ、した
がって位相差補正回路に好適な論理回路を提供すること
ができる。
【図１】本発明の一実施例である論理回路を示すブロッ
ク図である。
ク図である。
【図２】本発明の論理回路の実施例における各部の信号
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
１ａ 第１の位相差吸収メモリ １ｂ 第２の位相差吸収メモリ ２ａ 第１のシフトレジスタ ２ｂ 第２のシフトレジスタ ３ａ 第１の位相差判定回路 ３ｂ 第２の位相差判定回路 ４ａ 第３の位相差判定回路 ４ｂ 第４の位相差判定回路 ５ａ 第１の書込状態制御回路 ５ｂ 第２の書込状態制御回路 ６ 読出アドレス発生回路 １００ 論理回路
Claims (2)
- 【請求項１】 クロック信号に同期して入力される第
１、第２の信号をｎビットを周期として次々に記憶する
第１、第２の位相差吸収メモリと、 前記第１、第２の信号がそれぞれ入力される第１、第２
のシフトレジスタと、 前記第１、第２の位相差吸収メモリから読み出された信
号の位相比較を行う第１の位相比較手段と、 前記第１、第２のシフトレジスタから読み出された信号
の位相比較を行う第２の位相比較手段と、 前記第１、第２の位相差吸収メモリへ書き込みアドレス
および前記書き込みアドレスと所定番地ずれた読み出し
アドレスを供給するアドレス発生手段と、 前記第１の位相比較手段および前記第２の位相比較手段
が位相の不一致を検出している場合に、前記位相差吸収
メモリの前記第１の信号が記憶された番地から１周期期
間書き込みを許可し、１周期期間経過後前記第１の位相
比較手段又は前記第２の位相比較手段が位相の一致を検
出するまで前記第１の位相差吸収メモリへの書き込みを
禁止する第１の書き込み制御回路と、 前記第１の位相比較手段および前記第２の位相比較手段
が位相の不一致を検出している場合に、前記位相差吸収
メモリの前記第２の信号が記憶された番地から１周期期
間書き込みを許可し、１周期期間経過後前記第１の位相
比較手段又は前記第２の位相比較手段が位相の一致を検
出するまで前記第２の位相差吸収メモリへの書き込みを
禁止する第２の書き込み制御回路と、 を備えた位相補正回路。 - 【請求項２】 クロック信号に同期して入力される第
１、第２の信号をｎビットを周期として次々に記憶する
第１、第２の位相差吸収メモリと、 前記第１、第２の信号がそれぞれ入力される第１、第２
のシフトレジスタと、 前記第１、第２の位相差吸収メモリから読み出された信
号の位相比較を行う第１の位相比較手段と、 前記第１、第２のシフトレジスタから読み出された信号
の位相比較を行う第２の位相比較手段と、 前記第１、第２の位相差吸収メモリへ書き込みアドレス
および前記書き込みアドレスと所定番地ずれた読み出し
アドレスを供給するアドレス発生手段と、 前記第１の位相比較手段および前記第２の位相比較手段
が位相の不一致を検出している場合に、前記第１、第２
の信号の位相差に応じた異なる書き込み禁止開始タイミ
ングを持つ第１、第２の書き込み禁止信号をそれぞれ前
記第１、第２の位相差吸収メモリへ供給する書き込み制
御回路と、 を備えた位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078311A JP2660132B2 (ja) | 1992-02-28 | 1992-02-28 | 位相差補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078311A JP2660132B2 (ja) | 1992-02-28 | 1992-02-28 | 位相差補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05244149A JPH05244149A (ja) | 1993-09-21 |
| JP2660132B2 true JP2660132B2 (ja) | 1997-10-08 |
Family
ID=13658393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078311A Expired - Lifetime JP2660132B2 (ja) | 1992-02-28 | 1992-02-28 | 位相差補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660132B2 (ja) |
-
1992
- 1992-02-28 JP JP4078311A patent/JP2660132B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05244149A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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