JP2660132B2 - 位相差補正回路 - Google Patents
位相差補正回路Info
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- JP2660132B2 JP2660132B2 JP4078311A JP7831192A JP2660132B2 JP 2660132 B2 JP2660132 B2 JP 2660132B2 JP 4078311 A JP4078311 A JP 4078311A JP 7831192 A JP7831192 A JP 7831192A JP 2660132 B2 JP2660132 B2 JP 2660132B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
判定、確認する論理回路に関する。
する信号a,bの位相差を確認する従来の論理回路にお
いては、各々の信号a,bの先頭位置を示すフレームパ
ルスを各々メモリにクロックに同期して順次書き込み、
また、順次読み出して、信号aの最初のフレームパルス
と、信号bの最初のフレームパルスとによりこれらの位
相差を検出する。次の信号aのフレームパルス周期で信
号aと信号bとのフレームパルスの位相差が補正される
と、さらに次の信号aのフレームパルス周期で信号aと
信号bのフレームパルスが同位相で出力され、位相補正
が正しく実行されたことを確認する。
み出しが随時行われているので、メモリ内の信号はメモ
リの(アドレス長)×(クロック周期)の期間を越える
と書き換えられてしまう。このため、当然にフレームパ
ルスも書き換えられることになり、一連の位相差検出か
ら位相確認までの動作には、3つのフレームパルスが必
要となり、したがってフレームパルス周期で最低2周期
分以上の時間がかかることになる。
の論理回路においては、メモリ内のフレームパルスが短
い期間で書き換えられてしまい、周期の長い次のフレー
ムパルスを待たなければ位相差の検出、確認ができず、
したがって位相差検出から位相確認までの時間が長くな
るという問題があった。
であり、回路構成を改良し、高速で一連の位相差検出,
位相確認の動作を行うことが可能な論理回路を提供する
ことを目的とするものである。
めに、本発明の論理回路は、クロック同期式で複数の信
号の位相のずれを確認する論理回路において、複数の信
号における信号先頭位置を示す位置信号を各々記憶する
記憶回路と、この記憶回路に前記位置信号が書き込まれ
たとき以降の位置信号の記憶回路に対する書き込みを所
定期間禁止する書込状態制御回路と、前記記憶回路に記
憶した前記各位置信号を取り込んでその位相差を判定し
その一致、不一致を確認して出力信号を発する位相差判
定回路とを有することを特徴とするものである。
の作用について説明する。この論理回路に位相差を有す
る複数の信号が入力すると、複数の信号における信号先
頭位置を示す位置信号が各々記憶回路に記憶される。こ
のとき、書込状態制御回路は、前記記憶回路に前記位置
信号が書き込まれたとき以降の位置信号の記憶回路に対
する書き込みを所定期間、例えば記憶回路のアドレス長
さをnとしたとき(n×クロック周期)の期間を越えて
禁止する。この状態で、位相差判定回路は前記記憶回路
から各位置信号を取り込んでその位相差を判定しその一
致、不一致を確認する。
いて図面を参照して詳細に説明する。図1は、本発明の
一実施例である論理回路のブロック図、図2はその論理
回路における各部の信号波形を示すタイミングチャート
である。
号CK1 ,CK2 に同期して第1,第2のフレーム信号
の各信号先頭位置を示す位置信号FP1 ,FP2 を記憶
するとともに、各位置信号FP1 ,FP2 に対応した出
力信号M10,M20を送出する記憶回路としての第1、第
2の位相差吸収メモリ1a,1bと、位置信号FP1,
FP2 を各々取り込み各位置信号FP1 ,FP2 よりも
クロック信号CK1 ,CK2 の1周期T分遅れた検出信
号m10,m20を送出する第1、第2のシフトレジスタ2
a,2bと、各出力信号M10,M20を取り込み、これら
を基に各位置信号FP1 ,FP2 の位相差を判定し、そ
の一致、不一致を確認する位相差判定回路としての第
1、第2の位相差判定回路3a,3bと、検出信号m1
0,m20を取り込み、これらを基に各位置信号FP1 、
FP2 の位相差を判定し、その一致、不一致を確認する
位相差判定回路としての第3、第4の位相差判定回路4
a,4bと、第1、第3の位相差判定回路3a,4aの
判定結果信号F10,f10に基づき第1の書込制御信号W
S10を送出して第1の位相差吸収メモリ1aの書き込み
を制御する第1の書込状態制御回路5aと、第2、第4
の位相差判定回路3b,4bの判定結果信号F20,f20
に基づき第2の書込制御信号WS20を送出して第2の位
相差吸収メモリ1bの書き込みを制御する第2の書込状
態制御回路5bと、出力信号M10,M20を取り込み両出
力信号M10,M20の位相差を検出し、位相補正を行うた
めに第1、第2の位相差吸収メモリ1a,1bに対する
読出アドレス信号Z10,Z20を各々発生する読出アドレ
ス発生回路6と、この読出アドレス発生回路6からの読
出アドレス信号Z10,Z20を基に第1、第2の位相差吸
収メモリ1a,1bに対する読出アドレスを決定する第
1、第2の読出制御回路7a,7b及び第1、第2の読
出アドレスデコーダ8a,8bと、クロック信号CK1
,CK2 に同期して第1、第2の位相差吸収メモリ1
a、1bに対する各位置信号FP1 ,FP2 の書込アド
レスを決定する第1、第2のカウンタ9a,9b及び第
1、第2の書込アドレスデコーダ10a,10bとを具
備している。
レーム信号の位置信号FP1 に基づく出力信号M10を、
第1、第2の位相差判定回路3a,3b及び読出アドレ
ス発生回路6に送出する。第2の位相差吸収メモリ1b
は、第2のフレーム信号の位置信号FP2 に基づく出力
信号M20を、第1、第2の位相差判定回路3a、3b及
び読出アドレス発生回路6に送出する。
P1 に応じた検出信号m10を第3、第4の位相差判定回
路4a,4b及び第1の書込状態制御回路5aに送出す
る。第2のシフトレジスタ2bは、位置信号FP2 に応
じた検出信号m20を第3、第4の位相差判定回路4a,
4b及び第2の書込状態制御回路5bに送出する。
は、各々出力信号M10,M20を取り込んで、これらの位
相差の判定、確認を行い、各々判定結果信号F10,F20
を第1、第2の書込状態制御回路5a,5bに送出す
る。また、第3、第4の位相差判定回路4a,4bは、
検出信号m10,m20を取り込んで、これらの位相差の判
定、確認を行い、各々判定結果信号f10,f20を第1、
第2の書込状態制御回路5a,5bに送出する。尚、図
1中、CL1 ,CL2 は、第1、第2のクリア信号、s
tはセットパルスである。
の動作について説明する。まず、各回路、各信号の条件
設定について述べる。第1、第2の位相差吸収メモリ1
a,1bのアドレス長を13、アドレス番地は0番地か
ら12番地とする。また、第1、第2のシフトレジスタ
2a,2bのアドレス長を2、アドレス番地は0番地か
ら1番地とする。第1、第2のクロック信号CK1 ,C
K2 の周期をT、各位置信号FP1 ,FP2 の周期を1
30T、両者の位相差を図2に示すように3Tとする。
に対する書き込み、読み出し動作は、書き込みを0番地
から順に行い、読み出しを6番地から順に行うものとす
る。
ともにローのとき、出力信号M10,M20、検出信号m1
0,m20、判定結果信号F10,F20,f10,f20、書込
制御信号WS10,WS20はいずれもローに設定される。
また、第1、第2の位相差吸収メモリ1a,1b内及び
第1、第2のシフトレジスタ2a,2b内の各データも
ローに設定される。
2 が位相差3Tで第1、第2の位相差吸収メモリ1a,
1b及び第1、第2のシフトレジスタ2a,2bに入力
したとすると、第1のカウンタ9a、第1の書込アドレ
スデコーダ10a、第2のカウンタ9b、第2の書込ア
ドレスデコーダ10bの動作で、各位置信号FP1 ,F
P2 が各々第1、第2の位相差吸収メモリ1a、1bに
書き込まれる。また、第1、第2のシフトレジスタ2
a,2bは、第1、第2のクロック信号CK1 ,CK2
に同期して検出信号m10,m20を送出する。
は、第1のシフトレジスタ2a及び第2のシフトレジス
タ2bの検出信号m10,m20を取り込み、両位置信号F
P1,FP2 に位相のずれがあるときには、第1、第2
の位相差吸収メモリ1a,1bに対してハイの書込制御
信号WS10,WS20を送り、第1、第2の位相差吸収メ
モリ1a,1bに対する以降の位置信号FP1 ,FP2
の書き込みを一旦禁止する。
アドレス信号Z10,Z20に基づき、第1、第2の読出制
御回路7a,7b及び第1、第2の読出アドレスデコー
ダ8a,8bが動作し、これにより、第1、第2の位相
差吸収メモリ1a,1bから各々位置信号FP1 ,FP
2 に対応する、補正された出力信号M10,M20が出力さ
れる。この出力信号M10,M20を取り込んだ第1の位相
差判定回路3a、第2の位相差判定回路3bは、各々位
置信号FP1 ,FP2 の位相差の判定を行う。この場
合、第1の位相差判定回路3a、第2の位相差判定回路
3bの判定結果信号F10,F20は、表1に示すように出
力信号M10,M20がいずれもハイの場合にのみハイの状
態(両位置信号FP1 ,FP2 の位相が揃ったことを示
す。)となる。
一方がロー又は双方ともローの場合には判定結果信号F
10,F20は各々ローの状態(両位置信号FP1 ,FP2
に位相差があることを示す。)を継続する。
2bは、位置信号FP1 ,FP2 に対応して検出信号m
10,m20を各々第3、第4の位相差判定回路4a,4
b、第1の書込状態制御回路5a、第2の書込状態制御
回路5bに送る。第3、第4の位相差判定回路4a,4
bも、第1の位相差判定回路3a、第2の位相差判定回
路3bと同様に、表2に示すように検出信号m10,m20
がいずれもハイの場合にのみハイとなるように動作し、
これ以外の場合にはいずれもローの判定結果信号f10,
f20を出力する。
4a,4bは、入力された位置信号FP1 ,FP2 の位
相差を直接、判定、確認する。位相差が0であれば、ハ
イ信号を出力し、この場合には位相差の補正を行わな
い。
m10を取り込んだ第1の書込状態制御回路5aは、表3
に示すように、判定結果信号F10がロー、かつ判定結果
信号f10がロー、且つ検出信号m10がハイの場合に、書
込制御信号WS10を送って、第1の位相差吸収メモリ1
a内の位置信号FP1 が書き込まれているアドレスを、
一般的にmとしアドレス長をnとしたとき、順にm+
1,m+2,・・・ ,n,0,1,2,・・・ ,m−1アド
レスまで書き込める期間中ローを出力して書き込み可能
の状態とし、次のmアドレス以後をハイにして書き込み
不可能状態とする。本実施例の場合、図2に示すよう
に、第1の位相差吸収メモリ1a内の次の0番地まで、
ローを保ち、その後ハイとなる。これにより第1の位相
差吸収メモリ1a内のデータは、第1の書込状態制御回
路5aの書込制御信号WS10がローになるまで、書き換
えられることはない。
なくとも一つがハイのときローの書込制御信号WS10を
第1の位相差吸収メモリ1aに送ってこの第1の位相差
吸収メモリ1aの書き込み禁止状態を解除する。
号m20を取り込んだ第2の書込状態制御回路5bは、判
定結果信号F20がロー、かつ判定結果信号f20がロー、
且つ検出信号m20がハイの場合に、書込制御信号WS20
を送って、第2の位相差吸収メモリ1b内の位置信号F
P2 が書き込まれているアドレスを一般的にmとしアド
レス長をnとしたとき順に、m+1,m+2,・・・ ,
n,0,1,2,・・・ ,m−1アドレスまで書き込める
期間中ローを出力して書き込み可能の状態とし、次のm
アドレス以後をハイにして書き込み不可能状態とする。
本実施例の場合、図2に示すように、第2の位相差吸収
メモリ1b内の次の3番地まで、ローを保ち、その後ハ
イとなる。これにより第2の位相差吸収メモリ1b内の
データは、第2の書込状態制御回路5bの書込制御信号
WS20がローになるまで、書き換えられることはない。
なくとも一つがハイのときローの書込制御信号WS20を
第2の位相差吸収メモリ1bに送ってこの第2の位相差
吸収メモリ1bの書き込み禁止状態を解除する。
0,M20,第1の位相差吸収メモリ1aの読み出しアド
レス値,第2の位相差吸収メモリ1bの読み出しアドレ
ス値を取り込み、セットパルスstがハイのとき、位置
信号FP1 を基準として位置補正動作を行い、各々の補
正したアドレス値を出力する。セットパルスstがハイ
のとき出力信号M10,M20のハイで位相差を検出し、次
の出力信号M10のハイで位相補正を行い、補正された読
み出しアドレスを出力する。セットパルスstがローの
とき出力信号M10,M20のハイで位相差を検出し、次の
出力信号M20のハイで位相補正を行い、補正された読み
出しアドレスを出力する。
相差吸収メモリ1bは随時読み出されているので、読み
出しアドレスが読出アドレス発生回路6で位相差分だけ
補正されたことにより、出力信号M10とM20のハイが同
タイミングで出力され判定結果信号F10,F20がハイと
なり、位相が補正され同位相となったことを知らせる。
また、判定結果信号F10,F20がハイになったことによ
り、書込制御信号WS10,WS20は再びローになり第1
及び第2の位相差吸収メモリ1a,1bは書き込み可能
状態となる。
ら位相補正を行い同位相となったことを確認するまでの
時間は、約2倍のフレームパルス周期、つまり本実施例
の場合であると2×130Tとなる。これに対して、本
実施例の論理回路では、上記の動作によって、書込制御
信号WS10,WS20の信号により第1及び第2の位相差
吸収メモリ1a,1b内のデータを一定期間書き換えな
いで、位置信号をそのまま保持でき、位置信号が出力さ
れる周期が13Tとなるので、位相を検出してから位相
補正を行い同位相となったことを確認するまでの時間は
約2×13Tとなり、従来の回路に比べて約10倍も高
速となる。
の範囲内で種々の変形が可能である。
号における信号先頭位置を示す位置信号を各々記憶する
記憶回路と、この記憶回路に位置信号が書き込まれたと
き以降の位置信号の記憶回路に対する書き込みを所定期
間禁止する書込状態制御回路と、記憶回路に記憶した前
記各位置信号を取り込んでその位相差を判定しその一
致、不一致を確認して出力信号を発する位相差判定回路
とを有することにより、従来の回路に比べて高速で一連
の位相差検出,位相確認の動作を行うことができ、した
がって位相差補正回路に好適な論理回路を提供すること
ができる。
ク図である。
波形を示すタイミングチャートである。
Claims (2)
- 【請求項1】 クロック信号に同期して入力される第
1、第2の信号をnビットを周期として次々に記憶する
第1、第2の位相差吸収メモリと、 前記第1、第2の信号がそれぞれ入力される第1、第2
のシフトレジスタと、 前記第1、第2の位相差吸収メモリから読み出された信
号の位相比較を行う第1の位相比較手段と、 前記第1、第2のシフトレジスタから読み出された信号
の位相比較を行う第2の位相比較手段と、 前記第1、第2の位相差吸収メモリへ書き込みアドレス
および前記書き込みアドレスと所定番地ずれた読み出し
アドレスを供給するアドレス発生手段と、 前記第1の位相比較手段および前記第2の位相比較手段
が位相の不一致を検出している場合に、前記位相差吸収
メモリの前記第1の信号が記憶された番地から1周期期
間書き込みを許可し、1周期期間経過後前記第1の位相
比較手段又は前記第2の位相比較手段が位相の一致を検
出するまで前記第1の位相差吸収メモリへの書き込みを
禁止する第1の書き込み制御回路と、 前記第1の位相比較手段および前記第2の位相比較手段
が位相の不一致を検出している場合に、前記位相差吸収
メモリの前記第2の信号が記憶された番地から1周期期
間書き込みを許可し、1周期期間経過後前記第1の位相
比較手段又は前記第2の位相比較手段が位相の一致を検
出するまで前記第2の位相差吸収メモリへの書き込みを
禁止する第2の書き込み制御回路と、 を備えた位相補正回路。 - 【請求項2】 クロック信号に同期して入力される第
1、第2の信号をnビットを周期として次々に記憶する
第1、第2の位相差吸収メモリと、 前記第1、第2の信号がそれぞれ入力される第1、第2
のシフトレジスタと、 前記第1、第2の位相差吸収メモリから読み出された信
号の位相比較を行う第1の位相比較手段と、 前記第1、第2のシフトレジスタから読み出された信号
の位相比較を行う第2の位相比較手段と、 前記第1、第2の位相差吸収メモリへ書き込みアドレス
および前記書き込みアドレスと所定番地ずれた読み出し
アドレスを供給するアドレス発生手段と、 前記第1の位相比較手段および前記第2の位相比較手段
が位相の不一致を検出している場合に、前記第1、第2
の信号の位相差に応じた異なる書き込み禁止開始タイミ
ングを持つ第1、第2の書き込み禁止信号をそれぞれ前
記第1、第2の位相差吸収メモリへ供給する書き込み制
御回路と、 を備えた位相補正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4078311A JP2660132B2 (ja) | 1992-02-28 | 1992-02-28 | 位相差補正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4078311A JP2660132B2 (ja) | 1992-02-28 | 1992-02-28 | 位相差補正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05244149A JPH05244149A (ja) | 1993-09-21 |
JP2660132B2 true JP2660132B2 (ja) | 1997-10-08 |
Family
ID=13658393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4078311A Expired - Lifetime JP2660132B2 (ja) | 1992-02-28 | 1992-02-28 | 位相差補正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2660132B2 (ja) |
-
1992
- 1992-02-28 JP JP4078311A patent/JP2660132B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05244149A (ja) | 1993-09-21 |
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