JPH07254893A - 位相差補正回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相差を補正するために必要な時間を短縮す
ることができるようにすることを目的とする。 【構成】 入力クロック信号ＣＬＫに従って巡回書き込
みアドレスを発生させる書き込みアドレスカウンタ５
（６）と、上記書き込みアドレスカウンタからの巡回書
き込みアドレスに従って基準信号ＩＮａをビット単位に
記憶する第１のメモリ２と、同じく非基準信号ＩＮｂを
ビット単位に記憶する第２のメモリ３と、これらの信号
ＩＮａ、ＩＮｂの位相差の量をビット単位で検出する位
相差判定回路８と、上記位相差判定回路８によって検出
された位相差に対応して上記第２のメモリ３に記憶され
ている非基準信号ＩＮｂを読み出すアドレスをずらして
発生させる読み出しアドレス発生手段９とを設けること
により、基準となる信号の先頭位置を示すフレームパル
スを待つことなく位相差を検出できるようにして、位相
差検出から同位相確認までに要する時間を大幅に短縮で
きるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相差補正回路に関し、
特に、複数ビットの信号を伝送単位とする複数の信号間
の位相を合わせるようにする位相差補正回路に関する。

【０００２】

【従来の技術】複数ビットの信号を１フレームの伝送単
位として伝送する場合に、それぞれの信号の伝送路の影
響等によって各信号間には数ビットの位相差が生じる場
合がある。そこで、このような１フレーム単位の伝送を
行うような場合には、各フレームの先頭には位相あわせ
のためのフレームパルスが複数ビット含まれる場合が多
い。

【０００３】従来、このような信号の位相差を補正する
ためには以下の方法がとられていた。すなわち、位相差
を生じる２種類の信号をａ，ｂとしたとき、一方の信号
ａと他方の信号ｂの先頭位置を示す各フレームパルスを
各々のメモリへクロック信号に同期して順次書き込む。

【０００４】また、上記メモリに書き込んだ第１の信号
および第２の信号を順次読み出して行き、第１の信号ａ
の最初のフレームパルスと第２の信号ｂの最初のフレー
ムパルスとによりこれらの両信号ａ，ｂの位相差を検出
する。そして、第１の信号ａの次のフレームパルスで位
相補正動作を行い、さらに、次の第１の信号ａのフレー
ムパルスで、第１の信号ａと第２の信号ｂのフレームパ
ルスが同位相で出力されるのを検出することで、位相補
正が正しく実行されたことを確認するようにしている。

【０００５】

【発明が解決しようとする課題】したがって、従来は一
連の位相差検出、位相補正、同位相確認までの動作を行
うためには３つのフレームパルスが必要となり、したが
って、フレームパルス周期で最低２周期分以上の時間が
かかっていた。すなわち、従来の論理回路においては、
次のフレームのフレームパルスを待たなければ位相補正
の確認ができないため、位相差の検出から同位相確認ま
での時間が長くなってしまうという問題があった。

【０００６】本発明は上述の問題点にかんがみ、位相検
出から同位相確認の一連の動作を短時間に行うことが可
能な論理回路を提供することを目的とするものである。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めの、本発明の位相差補正回路は、複数ビットの信号を
伝送単位とする第１の入力信号および第２の入力信号の
位相差を補正して出力する位相差補正回路において、入
力クロック信号に従って巡回書き込みアドレスを発生さ
せる書き込みアドレスカウンタと、上記書き込みアドレ
スカウンタから与えられる巡回書き込みアドレスに従っ
て上記第１の入力信号をビット単位に記憶する第１のメ
モリと、上記書き込みアドレスカウンタから与えられる
巡回書き込みアドレスに従って上記第２の入力信号をビ
ット単位に記憶する第２のメモリと、上記第１の入力信
号および第２の入力信号の位相差の量をビット単位で検
出する位相差判定手段と、上記位相差判定手段によって
検出された位相差に対応して上記第２のメモリに記憶さ
れているデータを読み出すためのアドレスをずらして発
生させる読み出しアドレス発生手段とを具備している。

【０００８】また、本発明の他の特徴とするところは、
読み出しアドレス発生手段として位相差判定手段が上記
第１の信号と第２の信号の位相差の存在を検出した場合
に、位相差分だけ非基準信号記憶手段からの読み出しア
ドレスを早めるか遅らせるかしてずらし、以後巡回アド
レスを発生して順次書き込みアドレス順にデータを読み
出す読み出しアドレス発生手段を設けている。

【０００９】

【作用】以下に、本発明の位相差補正回路の作用を説明
する。この論理回路に位相差を有する２つの信号が入力
されると、アドレス演算手段がこれら２つの信号の位相
差を検出し、次のフレームのデータ読み出し時に読み出
しアドレス発生手段によってこの位相差分だけ上記第２
のメモリからのデータの読み出しアドレスをずらすよう
にする。したがって、次のフレームの読み出し時にはフ
レームの先頭のデータから読み出しが開始され、２つの
信号の位相がそろうことになる。

【００１０】この結果、基準となる信号の先頭位置を示
すフレームパルスを待つことなく位相差を補正できるの
で、一連の位相差検出、位相補正、同位相確認までの時
間が従来の１／２となり位相を補正する動作の高速化を
図ることができる。

【００１１】

【実施例】以下、本発明の位相差補正回路の一実施例を
図面を参照して説明する。図１は、本発明の一実施例を
示す論理回路の回路図である。図１に示す論理回路１
は、第１のメモリ２と、第２のメモリ３と、第１の書き
込みアドレスカウンタ４と、読み出しアドレスカウンタ
５と、第２の書き込みアドレスカウンタ６と、アドレス
演算回路７と、位相差判定回路８と、読み出しアドレス
設定回路９とを具備している。

【００１２】上記第１のメモリ２は、基準信号ＩＮａを
書き込むために設けられているものであり、第２のメモ
リ３は非基準信号ＩＮｂを書き込むために設けられてい
るものである。

【００１３】また、第１の書き込みアドレスカウンタ４
は、上記第１のメモリ２に対して基準信号ＩＮａの書き
込み処理を行うために設けられているものであり、読み
出しアドレスカウンタ５は、上記第１のメモリ２に書き
込まれているデータの読み出し処理を行うために設けら
れているものである。

【００１４】また、第２の書き込みアドレスカウンタ６
は、非基準信号ＩＮｂを第２のメモリ３へ書き込むため
に設けられているものであり、読み出しアドレス設定回
路９は上記第２のメモリ３に書き込まれているデータの
読み出し処理を行うために設けられているものである。

【００１５】さらに、アドレス演算回路７は第１および
第２のメモリ２、３からそれぞれ読み出された基準信号
ＩＮａおよび非基準信号ＩＮｂの位相差の量を検出し、
第２のメモリ３の読み出しアドレスの値を補正演算する
ためのものである。

【００１６】また、位相差判定回路８は、第１のメモリ
２および第２のメモリから上記基準信号ＩＮａおよび非
基準信号ＩＮｂを読み出し、両者に位相差が有るのか無
いのかを判断するためのものである。また、読み出しア
ドレス設定回路９は、上記第２のメモリ３に書き込まれ
ている非基準信号ＩＮｂの読み出し処理を行うためのも
のである。

【００１７】このように構成された本実施例の位相差補
正回路においては、第１のメモリ２および第２のメモリ
３のアドレスが０番地から７番地まで有るとき、第１の
書き込みアドレスカウンタ４および第２の書き込みアド
レスカウンタ６はクリア信号ＣＬＥＡＲが入力されると
アドレスを「０」に設定する。

【００１８】そして、上記アドレスを「０」に設定した
後クロック信号ＣＬＫに同期して１ずつ増やし、「７」
になると再度「０」に戻す。その後、再びクロック信号
ＣＬＫに同期して１ずつ増やし、この動作を繰り返し行
う。すなわち、第１および第２の書き込みアドレスカウ
ンタ４、６は０〜７の巡回するアドレスを発生させて第
１および第２のメモリ２、３に供給する。

【００１９】読み出しアドレスカウンタ５は、クリア信
号ＣＬＥＡＲが入力されるとアドレスは「３」に設定さ
れる。そして、このアドレスはクロック信号ＣＬＫに同
期して１ずつ増え、「７」になると再度「０」に戻る。
その後、上記アドレスはクロック信号ＣＬＫに同期して
１ずつ増える動作を繰り返し行う。このように、本実施
例の位相差補正回路は、第１のメモリ２の書き込みアド
レスと読み出しアドレスとが所定ビットだけオフセット
されている。

【００２０】また、位相差判定回路８は第１のメモリ２
および第２のメモリ３から読み出された基準信号ＩＮａ
および非基準信号ＩＮｂを取り込み、両信号に位相差が
有るのか無いのかを判断する。そして、両信号に位相差
があると判断した場合には“Ｈ”の信号を、その反対に
位相差が無いと判断した場合には“Ｌ”の信号を読み出
しアドレス設定回路９に送る。

【００２１】一方、アドレス演算回路７は、第１のメモ
リ２および第２のメモリ３から読み出された基準信号Ｉ
Ｎａおよび非基準信号ＩＮｂを取り込み、これらの信号
の位相差の量を検出する。そして、この検出した位相差
と読み出しアドレス設定回路９で設定されているアドレ
スとに基づいて補正演算を行い、この補正されたアドレ
スを読み出しアドレス設定回路９に送る。

【００２２】読み出しアドレス設定回路９は、クリア信
号ＣＬＥＡＲが入力するとアドレスを３に設定する。そ
して、位相差判定回路８からの信号が“Ｈ”信号の場
合、アドレス演算回路７での補正されたアドレスの値を
設定する。その後は、クロック信号ＣＬＫに同期して、
アドレス値は１ずつ増えて行き「７」になると再度０に
戻り、その後１ずつ増える動作を繰り返し行う。

【００２３】また、位相差判定回路８からの信号が
“Ｌ”信号の場合、アドレス演算回路７での補正された
アドレスの値を設定することはなく、ＣＬＫに同期し
て、アドレス値は１ずつ増えて行き「７」になると再度
０に戻り、その後、１ずつ増える動作を繰り返し行う。

【００２４】第１のメモリ２では、第１の書き込みアド
レスカウンタ４によって示されたアドレスに基準信号Ｉ
Ｎａが書き込まれ、読み出しアドレスカウンタ５によっ
て示されたアドレスから基準信号ＩＮａが読み出され
る。

【００２５】また、第２のメモリ３では、第２の書き込
みアドレスカウンタ６によって示されたアドレスに非基
準信号ＩＮｂが書き込まれ、アドレス設定回路９によっ
て示されたアドレスから非基準信号ＩＮｂが読み出され
る。

【００２６】次に、本実施例の論理回路１の動作を図２
を参照して説明する。基準信号ＩＮａおよび非基準信号
ＩＮｂが位相差「３」（基準クロックに換算して３つ
分）をもって第１のメモリ２および第２のメモリ３に入
力してきたとき、基準信号ＩＮａは第１の書き込みアド
レスカウンタ４によって第１のメモリ２に０番地から順
に書き込まれ、読み出しアドレスカウンタ５によって３
番地から順に読み出される。

【００２７】また、非基準信号ＩＮｂは第２の書き込み
アドレスカウンタ６によって第２のメモリに０番地から
順に書き込まれ、アドレス設定回路９によって３番地か
ら順に読み出される。

【００２８】第１のメモリ２および第２のメモリ３から
読み出された基準信号および非基準信号ＩＮａ、ＩＮｂ
はそれぞれ第１の読み出し信号ＯＡおよび第２の読み出
しＯＢとなり、図２に示したように、上記位相差「３」
を保ったままアドレス演算回路７に入力される。

【００２９】アドレス演算回路７は、上記第１の読み出
し信号ＯＡおよび第２の読み出しＯＢの位相差「３」を
検出し、アドレス設定回路９で設定された現アドレスに
対して補正演算を行うとともに、補正したアドレス値
「１」をアドレス設定回路９に送る。

【００３０】また、第１のメモリ２および第２のメモリ
３からそれぞれ読み出された各信号ＩＮａおよびＩＮｂ
は、上記位相差「３」を保ったまま位相差判定回路８に
も入力される。位相差判定回路８の判定信号ＬＤは、位
相差が有る場合にはアドレス演算回路７が上記位相差
「３」を検出した後に“Ｈ”レベルになり、アドレス設
定回路９へ送られる。

【００３１】アドレス設定回路９は、上記位相差判定回
路８から送られる判定信号ＬＤの“Ｈ”レベルによっ
て、読み出しアドレスを上記アドレス演算回路７によっ
て補正されたアドレス値「１」に設定し補正動作を終了
する。その後、アドレス設定回路９はクロック信号ＣＬ
Ｋに同期してアドレスを１つずつ進める。この結果、次
に周期的にメモリに入力する基準信号ＩＮａおよび非基
準信号ＩＮｂは位相差を補正されているので、第１のメ
モリ２および第２のメモリ３から同時に読み出されるよ
うになり、位相差が補正されたことを確認できる。

【００３２】

【発明の効果】本発明は上述したように、位相差を検出
した直後に補正したアドレスを設定できるので、基準と
なる信号の先頭位置を示すフレームパルスを待つ時間を
省略することができる。したがって、位相差を補正する
ために必要な位相差検出、補正演算、同位相確認までの
時間を従来の１／２にすることができて高速化を図るこ
とが可能な論理回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の位相差補正回路の一実施例を示す論理
回路のブロック図である。

【図２】本実施例の論理回路の動作を示す波形図であ
る。

【符号の説明】

１ 論理回路 ２ 第１のメモリ ３ 第２のメモリ ４ 第１の書き込みアドレスカウンタ ５ 読み出しアドレスカウンタ ６ 第２の書き込みアドレスカウンタ ７ アドレス補正回路 ８ 位相差判定回路 ９ アドレス設定回路 ＩＮａ 基準信号 ＩＮｂ 非基準信号 ＣＬＥＡＲ クリア信号 ＣＬＫ クロック信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数ビットの信号を伝送単位とする第１
   の入力信号および第２の入力信号の位相差を補正して出
   力する位相差補正回路において、 入力クロック信号に従って巡回書き込みアドレスを発生
   させる書き込みアドレスカウンタと、 上記書き込みアドレスカウンタから与えられる巡回書き
   込みアドレスに従って上記第１の入力信号をビット単位
   に記憶する第１のメモリと、 上記書き込みアドレスカウンタから与えられる巡回書き
   込みアドレスに従って上記第２の入力信号をビット単位
   に記憶する第２のメモリと、 上記第１の入力信号および第２の入力信号の位相差の量
   をビット単位で検出する位相差判定手段と、 上記位相差判定手段によって検出された位相差に対応し
   て上記第２のメモリに記憶されているデータを読み出す
   ためのアドレスをずらして発生させる読み出しアドレス
   発生手段とを備えたことを特徴とする位相差補正回路。
2. 【請求項２】 請求項１において、上記読み出しアドレ
   ス発生手段は、上記位相差判定手段が上記第１の信号と
   上記第２の信号との位相差の存在を検出した場合に、上
   記位相差分だけ上記第２のメモリからの読み出しアドレ
   スをずらし、以後巡回アドレスを発生して順次書き込み
   アドレス順にデータを読み出すことを特徴とする位相差
   補正回路。