JPS619047A - 位相修正方式 - Google Patents
位相修正方式Info
- Publication number
- JPS619047A JPS619047A JP13042884A JP13042884A JPS619047A JP S619047 A JPS619047 A JP S619047A JP 13042884 A JP13042884 A JP 13042884A JP 13042884 A JP13042884 A JP 13042884A JP S619047 A JPS619047 A JP S619047A
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- JP
- Japan
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- data
- clock
- read
- written
- comparison
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＰＣＭ信号の現用の多重化装置の多重
化部又は分離部のチェックを予備の多重化装置を用い行
う、上記データ監視装置に係り、正確に比較データと基
準データとを比較出来る位相修正方式に関する。
化部又は分離部のチェックを予備の多重化装置を用い行
う、上記データ監視装置に係り、正確に比較データと基
準データとを比較出来る位相修正方式に関する。
上記ＰＣＭ信号の現用の多重化装置の多重化部又は分離
部のチェックを予備の多重化装置を用いデータ監視装置
で行う方式を第３図に従って説明すると、（Ａ）に示す
如く先づデータ監視装置３よりテストパターンを、予備
の多重化装置２に送り、多重化部９分離部を通し元のテ
ストパターンを得、これをデータ監視装置３に送り、元
のテストパターンと比較することで、予備の多重化装置
が正常であることを確かめておき、（Ｂ）に示す如く現
用の多重化装置ＥＩの多重化部に入力するデータをデー
タ監視装置３に入力し、該多重化部の出力データを予備
の多重化装置２の分離部に入力し、その出力データをデ
ータ監視袋［３に入力し、２つのデータを比較すること
で、現用の多重化装置１の多重化部が正常かを確かめる
。゛次に（Ｃ）に示す如（現用の多重化装置１の分離部
に入力するデータを予備の多重化装置２の分離部を通し
データ監視装置３に入力し、一方現用の多重化装置１の
分離部の出力データをデータ監視装置３に入力し、入力
する２つのデータを比較することで現用の多重化装置１
の分離部が正常かを確かめる。
部のチェックを予備の多重化装置を用いデータ監視装置
で行う方式を第３図に従って説明すると、（Ａ）に示す
如く先づデータ監視装置３よりテストパターンを、予備
の多重化装置２に送り、多重化部９分離部を通し元のテ
ストパターンを得、これをデータ監視装置３に送り、元
のテストパターンと比較することで、予備の多重化装置
が正常であることを確かめておき、（Ｂ）に示す如く現
用の多重化装置ＥＩの多重化部に入力するデータをデー
タ監視装置３に入力し、該多重化部の出力データを予備
の多重化装置２の分離部に入力し、その出力データをデ
ータ監視袋［３に入力し、２つのデータを比較すること
で、現用の多重化装置１の多重化部が正常かを確かめる
。゛次に（Ｃ）に示す如（現用の多重化装置１の分離部
に入力するデータを予備の多重化装置２の分離部を通し
データ監視装置３に入力し、一方現用の多重化装置１の
分離部の出力データをデータ監視装置３に入力し、入力
する２つのデータを比較することで現用の多重化装置１
の分離部が正常かを確かめる。
データ監視装置は、このように２つのデータを比較して
データが合致しているかを確かめる必要のある所に使用
される。
データが合致しているかを確かめる必要のある所に使用
される。
このデータを比較する場合、一方又は両方のデータのク
ロックがジッタを持っている場合でも、正確に比較出来
ることが望まれる。
ロックがジッタを持っている場合でも、正確に比較出来
ることが望まれる。
第４図は従来例のデータ監視装置のブロック図、第５回
は第４図の各部の波形のタイムチャートで（Ａ）〜（Ｆ
）は第４図のａ−ｆ点に対応している。第６図は第４図
のメモリ６への書き込み及び読み出しクロックのタイム
チャートである。
は第４図の各部の波形のタイムチャートで（Ａ）〜（Ｆ
）は第４図のａ−ｆ点に対応している。第６図は第４図
のメモリ６への書き込み及び読み出しクロックのタイム
チャートである。
図中、４，７は８ビツトカウンタ、５はライトアドレス
デコーダ、６は８ビツトメモリ、８はリードアドレスデ
コーダ、９はシフトレジスタ、１０は排他的論理和回路
、１１は誤りカウンタを示す。
デコーダ、６は８ビツトメモリ、８はリードアドレスデ
コーダ、９はシフトレジスタ、１０は排他的論理和回路
、１１は誤りカウンタを示す。
第５図（Ｂ）に示す、位相の進んでいる基準データは、
シフトレジスタ９に入力させ、第５図（Ａ）に示す、基
準データのクロックは、８ビツトカウンタ７及びシフト
レジスタ９に入力させ、８ビットカウンタ７にて２分周
、４分周、８分周されたクロックを作り、リードアドレ
スデコーダ８にて８ビソトカウンタフの１周期分づつ時
間差を持ったクロックを作り、これを読み出しクロック
とする。
シフトレジスタ９に入力させ、第５図（Ａ）に示す、基
準データのクロックは、８ビツトカウンタ７及びシフト
レジスタ９に入力させ、８ビットカウンタ７にて２分周
、４分周、８分周されたクロックを作り、リードアドレ
スデコーダ８にて８ビソトカウンタフの１周期分づつ時
間差を持ったクロックを作り、これを読み出しクロック
とする。
一方第５図（Ｃ）に示す比較データのクロックは、８ビ
ツトカウンタ４に入力し、２分周、４分周、８分周され
たクロックをライトアドレスデコーダ５に入力し、書き
込みクロックを作り、このクロックで第５図（Ｄ）に示
す比較データを８ビツトメモリ６、に書き込む。
）この書き込まれた
データを、先に説明した読み出しクロックで読み出すと
、第５図（Ｅ）に示すデータが読み出され、これは排他
的論理和回路１０に入力する。
ツトカウンタ４に入力し、２分周、４分周、８分周され
たクロックをライトアドレスデコーダ５に入力し、書き
込みクロックを作り、このクロックで第５図（Ｄ）に示
す比較データを８ビツトメモリ６、に書き込む。
）この書き込まれた
データを、先に説明した読み出しクロックで読み出すと
、第５図（Ｅ）に示すデータが読み出され、これは排他
的論理和回路１０に入力する。
一方第５図（Ｂ）に示す水準データはシフトレジスタ９
にて遅延され、排他的論理和回路１０に入力し、排他的
論理和回路１０では再入力データが等しくない時はパル
ス番発し、シフトレジスタ９より出力される基準データ
を第５図（Ｆ）に示す如く、第５図（Ｅ）に示す比較デ
ータと位相が合致する迄遅延させ、以後は両データを比
較し、等しくない特発するパルスを、誤りカウンタ１１
でカウントすることで、誤りの度合を検知している。
にて遅延され、排他的論理和回路１０に入力し、排他的
論理和回路１０では再入力データが等しくない時はパル
ス番発し、シフトレジスタ９より出力される基準データ
を第５図（Ｆ）に示す如く、第５図（Ｅ）に示す比較デ
ータと位相が合致する迄遅延させ、以後は両データを比
較し、等しくない特発するパルスを、誤りカウンタ１１
でカウントすることで、誤りの度合を検知している。
次に第６図を用いて８ビツトメモリ６へのデータの書き
込み及び読み出しに′ついて説明すると、第６図（Ｂ）
に示すデータは第６図（Ａ）に示す書き込みクロックで
、第６図（Ｃ）〜（Ｅ ）に示す如くクロックの１周期
分ずれて書き込まれ、先に説明した第６図（Ｇ）〜（■
）に示す読み出しクロックで読み出されるが、この読み
出しクロックが、第６図に示す如く書き込まれたデータ
の端に位置し、比較データ、基準データのクロックにジ
ッタがあると、比較データのクロックより作成される書
き込みクロック、基準データのクロックより作成される
読み出しクロックの位相がずれ、このことにより、デー
タの書き込み位置又は読み出しクロックの位置が少しず
れると、隣のデータを読み出すこと示あり正確なデータ
の比較が出来なくなることがある。
込み及び読み出しに′ついて説明すると、第６図（Ｂ）
に示すデータは第６図（Ａ）に示す書き込みクロックで
、第６図（Ｃ）〜（Ｅ ）に示す如くクロックの１周期
分ずれて書き込まれ、先に説明した第６図（Ｇ）〜（■
）に示す読み出しクロックで読み出されるが、この読み
出しクロックが、第６図に示す如く書き込まれたデータ
の端に位置し、比較データ、基準データのクロックにジ
ッタがあると、比較データのクロックより作成される書
き込みクロック、基準データのクロックより作成される
読み出しクロックの位相がずれ、このことにより、デー
タの書き込み位置又は読み出しクロックの位置が少しず
れると、隣のデータを読み出すこと示あり正確なデータ
の比較が出来なくなることがある。
」二記説明の如く、従来のデータ監視装置では比較デー
タのクロック、基準データのクロックにジッタがあると
正確なデータの比較が出来ないことがある問題点がある
。
タのクロック、基準データのクロックにジッタがあると
正確なデータの比較が出来ないことがある問題点がある
。
上記問題点は、Ｎビットのメモリに書き込んだデータの
両端に読み出し禁止領域を作り、該読み出し禁止領域に
読み出しクロックが入った場合は、該読み出しクロック
を該メモリに書き込んだデータの略中央に戻すようにし
た本発明の位相修正方式により解決される。
両端に読み出し禁止領域を作り、該読み出し禁止領域に
読み出しクロックが入った場合は、該読み出しクロック
を該メモリに書き込んだデータの略中央に戻すようにし
た本発明の位相修正方式により解決される。
本発明の場合は、読み出しクロックが、Ｎビットのメモ
リに書き込んだデータの両端にきた時は、データの略中
央に戻されるので、比較データ、基準データのクロック
にジッタを持っていても誤まったデータを読み出すこと
がなく正確なデータの比較が出来る。
リに書き込んだデータの両端にきた時は、データの略中
央に戻されるので、比較データ、基準データのクロック
にジッタを持っていても誤まったデータを読み出すこと
がなく正確なデータの比較が出来る。
第１図は本発明の実施例の位相修正方式の回路図、第２
図は第１図の各部の波形のタイムチャートで （Ａ）
〜 （Ｄ）、 （Ｈ）、 （Ｑ）、 （Ｉ’）
〜（Ｌ）、 （Ｅ）〜（ｃ）、 （ｏ）、
（Ｐ）、 （Ｍ）、（Ｎ）は第１図のａ〜ｄ、ｈ、ｑ
、ｉ〜Ｉ。
図は第１図の各部の波形のタイムチャートで （Ａ）
〜 （Ｄ）、 （Ｈ）、 （Ｑ）、 （Ｉ’）
〜（Ｌ）、 （Ｅ）〜（ｃ）、 （ｏ）、
（Ｐ）、 （Ｍ）、（Ｎ）は第１図のａ〜ｄ、ｈ、ｑ
、ｉ〜Ｉ。
ｅ Ｎ’ｇ、ｏ、ｐ、ｍ、ｎ点に対応している。
図中１３〜１７はノット回路、１８〜２０はナンド回路
、２１．２２はアンド回路、２３〜２６はフリップフロ
ップ（以下ＦＦと称す）を示し１、全図を通じ同一符号
は同一機能のものを示す。
、２１．２２はアンド回路、２３〜２６はフリップフロ
ップ（以下ＦＦと称す）を示し１、全図を通じ同一符号
は同一機能のものを示す。
ξ 第１図は第４図の８ビソトカウン
ク４，７間に位相修正回路１２を付加した図であり、以
下位相修正回路１２を中心とし、読み出しクロックがメ
モリのデータの端にきた時の修正について説明する。
ク４，７間に位相修正回路１２を付加した図であり、以
下位相修正回路１２を中心とし、読み出しクロックがメ
モリのデータの端にきた時の修正について説明する。
第２図（Ａ）に示す比較データのクロックは８ビツトカ
ウンタ４に入力し２分周、４分周、８分周され、第２図
（Ｂ）（Ｃ）（Ｄ）に示すパルスを出力し、ライトアド
レスデコーダ５より第２図に示すＷｌ−Ｗ８の、比較デ
ータを第４図の８ビツトメモリ６に書き込むライトアド
レスクロックを作る。
ウンタ４に入力し２分周、４分周、８分周され、第２図
（Ｂ）（Ｃ）（Ｄ）に示すパルスを出力し、ライトアド
レスデコーダ５より第２図に示すＷｌ−Ｗ８の、比較デ
ータを第４図の８ビツトメモリ６に書き込むライトアド
レスクロックを作る。
又この４分周、８分周されたパルスはノット回路１３．
１４を介しナンド回路１８に入力し、この出力より第２
図（Ｆ、）に示すパルスを出力しＦＦ２３に入力する。
１４を介しナンド回路１８に入力し、この出力より第２
図（Ｆ、）に示すパルスを出力しＦＦ２３に入力する。
一方比較データのクロックはノット回路１５にて反転さ
れＦＦ２３．２６に入力しており、ＦＦ２３ではこのク
ロックによりたたかれ出力は第２図（Ｆ）に示す如きパ
ルスを発し、ＦＦ２４に入力し、上記入力したクロック
でたたかれ第２図（スＧ）に示すパルスを発しナンド回
路１９に入力する。
れＦＦ２３．２６に入力しており、ＦＦ２３ではこのク
ロックによりたたかれ出力は第２図（Ｆ）に示す如きパ
ルスを発し、ＦＦ２４に入力し、上記入力したクロック
でたたかれ第２図（スＧ）に示すパルスを発しナンド回
路１９に入力する。
一方ナンド回路１９には、ＦＦ２３の出力が入力してお
り、出力よりは、先頭のライトアドレスクロックＷ１に
て書き込まれるデータ領域の先頭の左右即ち書き込まれ
たデータの両端を読み出し禁止領域とする第２図（Ｈ）
に示すパルスを発する。
り、出力よりは、先頭のライトアドレスクロックＷ１に
て書き込まれるデータ領域の先頭の左右即ち書き込まれ
たデータの両端を読み出し禁止領域とする第２図（Ｈ）
に示すパルスを発する。
第２図（１）に示す基準データのクロックは８ビツトカ
ウンタ７に入力し、２分周、４分周、８分周され第２図
（Ｊ）（Ｋ）（Ｌ）に示すパルスを出力し、リードアド
レスデコーダ８にて、第２図に示すＲ１〜Ｒ３，Ｒ１−
Ｒ８の、第４図の８ビツトメモリ６より読み出すリード
アドレスクロックを作る。
ウンタ７に入力し、２分周、４分周、８分周され第２図
（Ｊ）（Ｋ）（Ｌ）に示すパルスを出力し、リードアド
レスデコーダ８にて、第２図に示すＲ１〜Ｒ３，Ｒ１−
Ｒ８の、第４図の８ビツトメモリ６より読み出すリード
アドレスクロックを作る。
又この２分周、４分周、８分周されたパルスはそれぞれ
、そのまま、ノット回路１６．１７を介し、アンド回路
２２に入力し、この出力より先頭のリードアドレスクロ
ックの位置の、第２図（Ｍ）に示すパルスを出力しＦＦ
２５に入力し、第２図（Ｈ）に示すナンド回路１９の出
力をたたくが、ナンド回路１゛９の出力が、第２図（旧
に示す読み出し禁止領域のパルスがある時は、出力より
第２図（Ｎ）に示す如く、次の第２図（Ｍ）のパルスで
たたかれる迄ルベルを出力する。
、そのまま、ノット回路１６．１７を介し、アンド回路
２２に入力し、この出力より先頭のリードアドレスクロ
ックの位置の、第２図（Ｍ）に示すパルスを出力しＦＦ
２５に入力し、第２図（Ｈ）に示すナンド回路１９の出
力をたたくが、ナンド回路１゛９の出力が、第２図（旧
に示す読み出し禁止領域のパルスがある時は、出力より
第２図（Ｎ）に示す如く、次の第２図（Ｍ）のパルスで
たたかれる迄ルベルを出力する。
一方、第２図（Ｄ＞に示す８分周されたパルスは、ＦＦ
２６及びアンド回路２１に入力し、ＦＦ２６では比較デ
ータのクロックを反転したクロックでたたかれ、出力Ｑ
より第２図（０）に示すパルスを出力し、アンド回路２
１に入力し、入力している第２図（Ｄ）に示すパルスと
のアンドがとられ、出力よりは第２図（Ｐ）に示すパル
スを発する。
２６及びアンド回路２１に入力し、ＦＦ２６では比較デ
ータのクロックを反転したクロックでたたかれ、出力Ｑ
より第２図（０）に示すパルスを出力し、アンド回路２
１に入力し、入力している第２図（Ｄ）に示すパルスと
のアンドがとられ、出力よりは第２図（Ｐ）に示すパル
スを発する。
このパルスは、ナンド回路２０に入力し、第２図（Ｎ）
に示す如く、ＦＦ２５の出力がルベルであるので、第２
図（Ｑ）に示すパルスを発し、８ビツトカウンタ７をク
リアし、第２図に示す如く再度リードアドレスクロック
Ｒ１〜Ｒ８を出力する。
に示す如く、ＦＦ２５の出力がルベルであるので、第２
図（Ｑ）に示すパルスを発し、８ビツトカウンタ７をク
リアし、第２図に示す如く再度リードアドレスクロック
Ｒ１〜Ｒ８を出力する。
このように、先頭のリードアドレスクロックＲ１が、先
頭のライトアドレスクロックＷ１にて書き込まれたメモ
リのデータ領域の先頭の左右、即ち書き込まれたデータ
の両端（読み出し禁止領域）になると、第２図に示す如
く、このリードアドレスデコーダＲ１は略中央に位相修
正されるので、第２図（Ａ）に示す比較データのクロ・
ツク、第２図（１）に示す基準データのクロックがジッ
タを持っていても、メモリに書き込まれた比較データの
隣のデータを読み出すことはなく、従って比較データと
基準データとを正確に比較することが出来る。
頭のライトアドレスクロックＷ１にて書き込まれたメモ
リのデータ領域の先頭の左右、即ち書き込まれたデータ
の両端（読み出し禁止領域）になると、第２図に示す如
く、このリードアドレスデコーダＲ１は略中央に位相修
正されるので、第２図（Ａ）に示す比較データのクロ・
ツク、第２図（１）に示す基準データのクロックがジッ
タを持っていても、メモリに書き込まれた比較データの
隣のデータを読み出すことはなく、従って比較データと
基準データとを正確に比較することが出来る。
以上詳細に説明せる如く、本発明によれば、比較データ
のクロック、基準データのクロックが、ジッタを持って
いても、メモリに書き込まれた比較データを正確に読み
出すことが出来るので、基準データと正確に比較するこ
とが出来る効果がある。
のクロック、基準データのクロックが、ジッタを持って
いても、メモリに書き込まれた比較データを正確に読み
出すことが出来るので、基準データと正確に比較するこ
とが出来る効果がある。
第１図は本発明の実施例の位相修正方式の回路図、
第２図は第１図の各部の波形のタイムチャート、第３図
は現用の多重化装置の多重化部又は分離部のチェックを
予備の多重化装置を用いデータ監視装置で行う方式のブ
ロック図、 第４図は従来例のデータ監視装置のブロック図、第５図
は第４図の各部の波形のタイムチャート、第６図は第４
図のメモリ６への書き込み及び読み出しクロックのタイ
ムチャートである。 図において、 ｌは現用の多重化装置、 ２は予備の多重化装置、 ３はデータ監視装置、 ４．７は８ビツトカウンタ、 ５はライトアドレスデコーダ、 ６は８ビツトメモリ、 ８はリードアドレスデコーダ、 ９はシフトレジスタ、 １０″排他的論理和回路・
マ・１１は誤りカウンタ、 １２は位相修正回路、 １３〜１７はノット回路、 １８〜２０はナノ１回路、 ２１．２２はアンド回路、 ２３〜２６はフリップフロップを示す。
は現用の多重化装置の多重化部又は分離部のチェックを
予備の多重化装置を用いデータ監視装置で行う方式のブ
ロック図、 第４図は従来例のデータ監視装置のブロック図、第５図
は第４図の各部の波形のタイムチャート、第６図は第４
図のメモリ６への書き込み及び読み出しクロックのタイ
ムチャートである。 図において、 ｌは現用の多重化装置、 ２は予備の多重化装置、 ３はデータ監視装置、 ４．７は８ビツトカウンタ、 ５はライトアドレスデコーダ、 ６は８ビツトメモリ、 ８はリードアドレスデコーダ、 ９はシフトレジスタ、 １０″排他的論理和回路・
マ・１１は誤りカウンタ、 １２は位相修正回路、 １３〜１７はノット回路、 １８〜２０はナノ１回路、 ２１．２２はアンド回路、 ２３〜２６はフリップフロップを示す。
Claims (1)
- 比較データを比較データのクロックでＮビットのメモリ
に書込み、位相の進んでいる基準データのクロックをＮ
分周し、更に該基準データのクロック１周期分づつ時間
差を持つＮ個のクロックを作り、このクロックで読み出
し、基準データは該読み出された比較データと位相が合
うよう遅延させ、該読み出された比較データと該遅延さ
れた基準データとを比較し、データの監視を行うデータ
監視装置において、該Ｎビットのメモリに書き込んだデ
ータの両端に読み出し禁止領域を作り、該読み出し禁止
領域に、読み出しクロックが入った場合は、該読み出し
クロックを該メモリに書き込んだデータの略中央に戻す
ようにしたことを特徴とする位相修正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13042884A JPS619047A (ja) | 1984-06-25 | 1984-06-25 | 位相修正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13042884A JPS619047A (ja) | 1984-06-25 | 1984-06-25 | 位相修正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619047A true JPS619047A (ja) | 1986-01-16 |
| JPH0254981B2 JPH0254981B2 (ja) | 1990-11-26 |
Family
ID=15034005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13042884A Granted JPS619047A (ja) | 1984-06-25 | 1984-06-25 | 位相修正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619047A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319129A (ja) * | 1986-07-11 | 1988-01-26 | 松下電器産業株式会社 | 自走式掃除機 |
| JPS6319128A (ja) * | 1986-07-11 | 1988-01-26 | 松下電器産業株式会社 | 自走式掃除機 |
| JPS63222727A (ja) * | 1986-12-11 | 1988-09-16 | ジルベール ルデレ | 自動的に案内される可動ユニット及びこの種のユニットを有する真空掃除器等の清掃装置 |
-
1984
- 1984-06-25 JP JP13042884A patent/JPS619047A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319129A (ja) * | 1986-07-11 | 1988-01-26 | 松下電器産業株式会社 | 自走式掃除機 |
| JPS6319128A (ja) * | 1986-07-11 | 1988-01-26 | 松下電器産業株式会社 | 自走式掃除機 |
| JPS63222727A (ja) * | 1986-12-11 | 1988-09-16 | ジルベール ルデレ | 自動的に案内される可動ユニット及びこの種のユニットを有する真空掃除器等の清掃装置 |
| JPH0458331B2 (ja) * | 1986-12-11 | 1992-09-17 | Jirubeeru Rudere |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254981B2 (ja) | 1990-11-26 |
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