JP2000099409A

JP2000099409A - メモリ監視装置

Info

Publication number: JP2000099409A
Application number: JP10272773A
Authority: JP
Inventors: Hiroaki Mukai; 宏明向井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-09-28
Filing date: 1998-09-28
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】 FIFOメモリに関してパリティ検査と同時にメ
モリ内の収容アドレスを誤る障害についても、検査ビッ
ト用領域を増やさずに監視できるようにする。【解決手段】第１のエクスクルーシブオア回路４０
は、メモリへのデータ書き込み時に、メモリに収容され
るデータのパリティ符号とメモリ内での収容アドレスに
関連する監視パターンの排他的論理和を生成する。第２
のエクスクルーシブオア回路４１は、メモリからのデー
タ読み出し時に、メモリから読み出した検査ビットとメ
モリ内での収容アドレスに関連する照合パターンの排他
的論理和を生成する。データ書き込み時に入力データの
パリティ符号とメモリアドレスに関連する監視パターン
との排他的論理和を監査用ビットとしてメモリに書き込
み、データ読み出し時にメモリから読み出した検査ビッ
トとモリアドレスに関連する照合パターンとの排他的論
理和をパリティビットとしてパリティ検査を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル電子
回路におけるメモリの障害を監視するメモリ監視装置に
関するものである。

【０００２】

【従来の技術】図４は一般に広く知られたパリティ検査
方式によるメモリ監視の動作を示す説明図である。この
方式ではデータなどの有効情報以外にパリティビットを
1ビット付加し、書き込み側でマーク数の合計が奇数個
か偶数個になるように規定し、読み出し側のマーク数が
その通りになっているかどうかを調べることにより、監
視を行っている。

【０００３】次に、動作について説明する。例として、
マーク数が偶数になるように規定する場合について説明
する。メモリ１０のアドレス■A番地■へデータ■DI_A
■を書き込む場合、パリティジェネレータ２０はパリテ
ィビット■DIP_A■を、データ■ DI_A■中のマーク数が
偶数ならば■0■、奇数ならば■1■とする。次に、有効
情報用領域１１のメモリアドレス■A番地■にデータ■D
I_A■を、検査ビット用領域１２のメモリアドレス■A番
地■にパリティビット■DIP_A■を書き込む。メモリア
ドレス■A番地■からデータ読み出した時、データ■DI_
A■とパリティビット■DIP_A■を合わせてマーク数が偶
数であれば正常、奇数であれば障害有りと判定する。

【０００４】

【発明が解決しようとする課題】従来のパリティ検査方
式によるメモリ監視装置は以上のように構成されていた
が、メモリの格納番地を誤る形態の障害については検出
不可能であるという問題点があった。図５はFIFO(First
In First Out)メモリのようなアドレス情報を同一の集
積回路の内部で生成するメモリへ、固定長のパケット形
式のデータを蓄積する場合であるが、FIFOメモリ内部の
アドレス情報生成回路の誤動作により、メモリの内部に
無効データが混入したり、同一アドレスへのデータの上
書きなどの障害が発生した場合には、有効情報とパリテ
ィビットの関係は正常であるため、障害の検出が不可能
である。例えば、簡単のために、入力データのデータ長
が３バイトの場合について説明する。入力データを DI#n-j(n=0,1,2,…,j=1,2,3) とおき、パリティビットを DIP#n-j(n=0,1,2,…,j=1,2,3) とおいたとき、これらの入力データの各々にパリティビ
ットをそれぞれ付加して、アドレス■A番地■から書き
込みアドレスをインクリメントしながら書き込んでいく
途中で、書き込みアドレス生成回路が誤動作し、データ
■DI#3-1■と■DI#3-2■が不連続なアドレスへ書き込ま
れたとする。この後、メモリアドレス■A番地■ から
読み出しアドレスをインクリメントしながら読み出して
いくと、■DO#3-1■の次から無効なデータが続くことに
なるが、前サイクルで書き込まれたデータが残っている
場合には、有効情報とパリティビットは正常な状態のま
まであるため、データのパリティ検査では正常と判定す
るという矛盾が発生することになる。

【０００５】この発明はこのような問題点を解決するた
めになされたもので、検査用ビット収容メモリ領域を増
やさずに、データを誤る障害とメモリへの収容番地を誤
る障害の両方を監視することを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るメモリ監
視装置は、固定長のパケット形式のディジタル信号を一
時蓄積するＦＩＦＯメモリなどのアドレス情報を内部で
生成するメモリを備え、このメモリは、データなどの有
効情報を格納する領域と、パリティなどの検査用情報を
格納する領域と、メモリへ書き込むデータのパリティビ
ットを生成するパリティジェネレータと、入力データの
先頭情報を基に固定長のパケット形式の入力データ中の
位相に依存する監視パターンを生成する監視パターン生
成手段と、前記パリティビットと前記監視パターンとの
排他的論理和を生成するエクスクルーシブオア回路と、
出力データの先頭情報を基にメモリから読み出したデー
タ中に含まれる検査用情報を照合するパターンを生成す
る照合パターン生成手段と、前記検査用情報と前記照合
情報との排他的論理和を生成するエクスクルーシブオア
回路と、メモリから読み出したデータのパリティ検査を
行うパリティチェッカとを有し、固定長のパケット形式
のデータ中の位相に依存する監視パターンとデータに関
するパリティビットの排他的論理和を検査用情報とする
ものである。

【０００７】

【発明の実施の形態】実施の形態１．図１はこの発明に
係るメモリ監視装置の一実施の形態を示す構成図であ
り、同時にFIFOメモリのようなアドレス情報を集積回路
の内部で生成するメモリに固定長のパケット形式のデー
タを一時蓄積する場合の動作を説明している。図１にお
いて、１０はメモリ、１１はメモリ内の有効情報格納用
領域、１２はメモリ内の検査用ビット格納用領域、１３
はメモリ内の書き込みアドレス生成回路、１４はメモリ
内の読み出しアドレス生成回路、２０はメモリへ書き込
むデータのパリティビットを生成するパリティジェネレ
ータ、３０はメモリから読み出したデータのパリティ検
査を行うパリティチェッカ、４０は監視パターンとパリ
ティジェネレータ２０の出力の排他的論理和を算出する
エクスクルーシブオア回路、５０は監視パターン生成手
段、４１はメモリから読み出した検査ビットと照合パタ
ーンとの排他的論理和を算出するエクスクルーシブオア
回路、６０は照合パターン生成手段である。

【０００８】次に、動作について図２のメモリの内部状
態を示す図と、図３のタイミングチャートに基づいて説
明する。簡単のため、固定長データのデータ長を３バイ
トとする。固定長パケット形式の入力データ DI#n_j (n=1,2,…,j=1,2,3) が到着すると、入力データをメモリ１０の有効情報用領
域１１のメモリアドレス■A番地■から書き込みアドレ
スをインクリメントさせながら書き込んでいく。また、
監視パターン生成手段５０は、入力データに同期して監
視パターン F#n_j (n=1,2, …,j=1,2,3) を生成する。監視パターンの生成についてはシステムに
よって形態が異なるが、概略以下の通りである。 (1)フレームパルス（セル先頭パルス）がある場合、・フレームパルスを監視パターンとして共用する。・フレームパルスをきっかけに始まるパターン例えば、１００、０１０、００１、１００、０１０、０
０１など何でもよい。 (2)フレームパルスがない場合、フレームの先頭を計算
して判断し、(1)と同様なパターンを生成する。同時
に、パリティジェネレータ２０により入力データに関す
るパリティビット DIP#n_j (n=1,2, …,j=1,2,3) を生成する。第１のエクスクルーシブオア回路４０で監
視パターンとパリティジェネレータ２０の出力の排他的
論理和である検査ビット DIPF#n_j = DIP#n_j ￣ F#n_j (n=1,2,…,j=1,2,3) ---------------- （式１）を生成し、入力データと同期してメモリ１０の検査ビッ
ト用領域１２へ書き込む。ここで、￣は排他的論理和を
示す。

【０００９】一方、読み出しの場合には、読み出し側
で、メモリ１０のアドレス■A番地■から読み出しアド
レスをインクリメントさせながら、メモリ１０の有効情
報用領域１１から読み出しデータ DO#n_j (n=1,2, …,j=1,2,3) を読み出して行くとともに、メモリ１０の検査ビット用
領域１２から検査用情報 DOPF#n_j (n=1,2, …,j=1,2,3) を読み出していく。また、照合パターン生成手段６０
は、監視パターン生成手段と同様にして監視パターンと
同一のビット列である照合パターン F#n_j (n=1,2, …,j=1,2,3) を生成する。次に第２のエクスクルーシブオア回路４１
は前記照合パターンと前記検査用ビットの排他的論理和 DOP#n_j (n=1,2, …,j=1,2,3) を生成する。正常ならば、 DOPF#n_j = DIPF#n_j (n=1,2, …,j=1,2,3) ----------------------- （式２）であるのでエクスクルーシブオア回路４１の出力は DOP#n_j = DOPF#n_j ￣ F#n_j (n=1,2, …,j=1,2,3) --------------- （式３）となる。（式２）を（式３）に代入することにより DOP#n_j = DIPF#n_j ￣ F#n_j (n=1,2, …,j=1,2,3) --------------- （式４）を得る。また、（式１）より DOP#n_j = DIP#n_j ￣ F#n_j ￣ F#n_j (n=1,2, …,j=1,2,3) = DIP#n_j (n=1,2, …,j=1,2,3) ------------------------- （式５）である。次に、パリティチェッカ３０に■DO#n_j (n=1,
2, …,j=1,2,3)■とエクスクルーシブオア回路４１の出
力DOP#n_j (n=1,2, …,j=1,2,3)を入力しパリティ検査
を行う。正常ならば、 DO#n_j = DI#n_j,(n=1,2, …,j=1,2,3) --------------------------- （式６）である。（式５）と（式６）より、■DI#n_j■と■DIP#
n_j (n=1,2, …,j=1,2,3)■に関してパリティ検査を行
うことになるため、パリティチェッカ３０は正常と判定
する。

【００１０】例えば、■DI#2-2■、■DIPF#2-2■をメモ
リアドレス■A+4番地■に書き込む前に、メモリ１０内
の書き込みアドレス生成回路が誤動作し、 ■DI#2-1■
と■DI#2-2■が不連続なアドレスに書き込まれたとす
る。メモリアドレス■A番地■から読み出しアドレスを
インクリメントさせてデータを読み出すと、n=2,j=2以
降は、無効データ■X■とそれに対するパリティ■XP■
が読み出されるので、エクスクルーシブオア回路４１の
出力についても、n=2,j=2以降は DOP#n_j = DOPF#n_j ￣ F#n_j (n=2,3,…,j=1,2,3) = XP ￣ F#n_j (n=2,3,…,j=1,2,3) ---------------------- （式７）である。従って、パリティチェッカ３０に有効情報用領
域１１から読み出しデータ DO#n_j (n=1,2, …,j=1,2,3) とエクスクルーシブオア回路４１の出力 DOP#n_j (n=1,2, …,j=1,2,3) を入力すると、 n=2,j=2以降は、 ■X■と■XP ￣ F#n_j (n=2,3,…,j=1,2,3)■ についてパリティ検査を行うことになる。XP ￣ F#n_j
(n=2,3,…,j=1,2,3)は通常XPと一致しないため、パリテ
ィ検査の結果障害と判断される。このように、障害の検
出が可能である。

【００１１】以上のように、パリティビットだけでな
く、監視パターンもメモリに書き込むので、データの誤
りだけでなく、メモリ内部での収容アドレスが異常とな
る障害についても検査ビット用領域を増やさずに（1ビ
ットで）監視することができる。

【００１２】

【発明の効果】この発明によれば、アドレス情報がメモ
リ内部で生成されるような場合において、メモリの収容
アドレスに対する障害とデータに対する障害の両方を検
査ビット用領域を増やさずに（1ビットで）監視できる
という効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１の構成を示すブロッ
ク図である。

【図２】この発明の実施の形態１の動作を示す説明図
である。

【図３】この発明の実施の形態１の動作の流れを示す
タイミングチャートである。

【図４】従来例を示すブロック図である。

【図５】解決すべき課題を説明する説明図である。

【符号の説明】

１０メモリ１１メモリ中の有効情報格納領域１２メモリ中の検査用ビット格納領域１３書き込みアドレス生成回路１４読み出しアドレス生成回路２０パリティジェネレータ３０パリティチェッカ４０第１のエクスクルーシブオア回路４１第２のエクスクルーシブオア回路５０監視パターン生成手段６０照合パターン生成手段

Claims

【特許請求の範囲】

【請求項１】固定長のパケット形式のディジタル信号
を一時蓄積するＦＩＦＯ(First In First Out)メモリな
どのアドレス情報を内部で生成するメモリを備え、この
メモリは、データなどの有効情報を格納する領域と、パ
リティなどの検査用情報を格納する領域と、メモリへ書
き込むデータのパリティビットを生成するパリティジェ
ネレータと、入力データの先頭情報（フレームパルス、
セル先頭パルスとも呼ばれる）を基に固定長のパケット
形式の入力データ中の位相に依存する監視パターンを生
成する監視パターン生成手段と、前記パリティビットと
前記監視パターンとの排他的論理和を生成するエクスク
ルーシブオア回路と、出力データの先頭情報を基にメモ
リから読み出したデータ中に含まれる検査用情報を照合
するパターンを生成する照合パターン生成手段と、前記
検査用情報と前記照合情報との排他的論理和を生成する
エクスクルーシブオア回路と、メモリから読み出したデ
ータのパリティ検査を行うパリティチェッカとを有し、
固定長のパケット形式のデータ中の位相に依存する監視
パターンとデータに関するパリティビットの排他的論理
和を検査用情報とすることを特徴とするメモリ監視装
置。