JPS6194151A - パリテイチエツク回路 - Google Patents
パリテイチエツク回路Info
- Publication number
- JPS6194151A JPS6194151A JP59214011A JP21401184A JPS6194151A JP S6194151 A JPS6194151 A JP S6194151A JP 59214011 A JP59214011 A JP 59214011A JP 21401184 A JP21401184 A JP 21401184A JP S6194151 A JPS6194151 A JP S6194151A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- flop
- data
- register
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は二重化構成を採用しないパリティチェック回路
に関し、特にパリティビットが付加されていないデータ
は対するパリティチェック方式に関する。
に関し、特にパリティビットが付加されていないデータ
は対するパリティチェック方式に関する。
（従来の技術）
パリティビットを有していないデータをパリティビット
付きレジスタに格納する時には、パリティ発生部によっ
てパリティビットを付加してから上記レジスタに格納し
ていた。しかし、入力データがクリティカルバスを経て
入力された時には、データがパリティ発生部を経由して
レジスタにセットされると時間的に間に合わない場合が
あった。
付きレジスタに格納する時には、パリティ発生部によっ
てパリティビットを付加してから上記レジスタに格納し
ていた。しかし、入力データがクリティカルバスを経て
入力された時には、データがパリティ発生部を経由して
レジスタにセットされると時間的に間に合わない場合が
あった。
この場合には、データを格納しているレジスタがさほど
重要ではないレジスタであった場合にはパリティなしの
レジスタに変えることができるとは云え、非常に重要な
レジスタである場合には何らかのチェック手段を設ける
必要があった。
重要ではないレジスタであった場合にはパリティなしの
レジスタに変えることができるとは云え、非常に重要な
レジスタである場合には何らかのチェック手段を設ける
必要があった。
（発明が解決しようとする問題点）
上記の場合には、パリティ発生部を備えることが不可能
であれば、全体の回路構成を二重化して比較チェックす
る以外に方法がなく、回路構成が複雑化してハードウェ
アが増大すると云う欠点があった。
であれば、全体の回路構成を二重化して比較チェックす
る以外に方法がなく、回路構成が複雑化してハードウェ
アが増大すると云う欠点があった。
本発明の目的は、クリティカルパスを介して入力された
データをパリティビット発生部に加え、パリティビット
発生部を経由してパリティビットを発生してからパリテ
ィビットフリップフロップに格納することが時間的に不
可能である場合にデータのみを先にデータレジスタにセ
ットし、データレジスタの出力をパリティビット発生部
に入力しテハリナイヒ′ノドをでＴｈ［１し、次Ｑフク
ロツクによってパリティビットフリップフロップに格納
すると同時にパリティチェックを行うようにして上記欠
点を除去し、パリティビットの付加時間による遅れの影
響を受けることがないように構成したパリティチェック
回路を提供することにある。
データをパリティビット発生部に加え、パリティビット
発生部を経由してパリティビットを発生してからパリテ
ィビットフリップフロップに格納することが時間的に不
可能である場合にデータのみを先にデータレジスタにセ
ットし、データレジスタの出力をパリティビット発生部
に入力しテハリナイヒ′ノドをでＴｈ［１し、次Ｑフク
ロツクによってパリティビットフリップフロップに格納
すると同時にパリティチェックを行うようにして上記欠
点を除去し、パリティビットの付加時間による遅れの影
響を受けることがないように構成したパリティチェック
回路を提供することにある。
（問題点を解決するための手段）
本発明によるパリティチェック回路は第１および第２の
データレジスタと、パリティ発生部と、パリティビット
フリップフロップと、パリティチェック部と、第１およ
び第２のタイミングフリップフロップと、パリティエラ
ーレジスタとを具備して構成したものである。
データレジスタと、パリティ発生部と、パリティビット
フリップフロップと、パリティチェック部と、第１およ
び第２のタイミングフリップフロップと、パリティエラ
ーレジスタとを具備して構成したものである。
第１のデータレジスタは、セット信号によって入力デー
タ信号を格納するためのものである。
タ信号を格納するためのものである。
第２のデータレジスタは第１のデータレジスタの内容を
入力すると共に、パリティチェック部により生成された
パリティビットを入力してパリティ付きデータを外部に
出力するためのものである。
入力すると共に、パリティチェック部により生成された
パリティビットを入力してパリティ付きデータを外部に
出力するためのものである。
ハＩＪティ発生部は、第１のデータレジスタの出力によ
りパリティピットを発生するものである。
りパリティピットを発生するものである。
パリティビットスリップフロップは、パリティビットを
格納するためのものである。
格納するためのものである。
パリティチェック部は、第１のデータレジスタの出力と
パリティビットフリップフロップの出力とによりバリテ
イチェックを行うためのものである。
パリティビットフリップフロップの出力とによりバリテ
イチェックを行うためのものである。
第１のタイミングフリップ７０ツブは、セット信号によ
りパリテイピットフリップフロップのセットタイミング
を生成して出力するためのものである。
りパリテイピットフリップフロップのセットタイミング
を生成して出力するためのものである。
第２のタイミングフリップ７０ツブは、第１のタイミン
グフリップフロップの出力によってパリティエラーレジ
スタにセットタイミングを生成して出力するためのもの
である。
グフリップフロップの出力によってパリティエラーレジ
スタにセットタイミングを生成して出力するためのもの
である。
パリティエラーレジスタは、パリティビットをパリテイ
ビットフリッシプロップに格納することが時間的に不可
能な時に第２のデータレジスタの内容をチェックするた
めのものである。
ビットフリッシプロップに格納することが時間的に不可
能な時に第２のデータレジスタの内容をチェックするた
めのものである。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図を参照すると、本発明によるパリティチェック回
路の実施例は第１のデータレジスタ１と、パリティ発生
部２と、第１のデータレジスタ１のパリティビットスリ
ップフロップ３と、第１のタイミングフリップフロップ
４と、第２のタイミングフリップフロップ５と、データ
レジスタ６と、パリティチェック部７と、パリティエラ
ーレジスタ８とによ多構成されている。
路の実施例は第１のデータレジスタ１と、パリティ発生
部２と、第１のデータレジスタ１のパリティビットスリ
ップフロップ３と、第１のタイミングフリップフロップ
４と、第２のタイミングフリップフロップ５と、データ
レジスタ６と、パリティチェック部７と、パリティエラ
ーレジスタ８とによ多構成されている。
第１図において、信号線１００上のクロ、ツクは第１の
データレジスタ１と、第１のデータレジスタ１のパリテ
ィビットフリップフロップ３と、第１のタイミングフリ
ップフロップ４と、第２のタイミングフリップフロップ
５と、第２のデータレジスタ６と、エラーレジスタ８と
に供給され、信号線１０１上の入力データは第１のデー
タレジスタ１に入力される。第１のデータレジスタ１の
セット信号は信号線１０２を介して第１のデータレジス
タ１と第１のタイミングフリップフロップ４とに入力さ
れ、第２のデータレジスタ６のセット信号は信号線１０
３を介して第２のデータレジスタ６に入力される。第１
のデータレジスタ１の出力信号は信号線１０４を介して
パリティ発生部２と、第２のデータレジスタ６と、パリ
ティチェック部７とに入力され、パリティ発生部２の出
力信号は信号線１０５を介して第１のデータレジスタ１
のパリティビットフリップフロップ３に入力される。第
１のデータレジスタ１のパリティビットフリップフロッ
プ３の出力信号は信号線１０６を介して第２のデータレ
ジスタ６の内部のパリティビットフリップフロップ、お
よびパリティチェック部７に入力される。第１のタイミ
ングフリップフロップ４の出力信号は信号線１０７を介
して第１のデータレジスタ１のパリティビットフリップ
フロップ３および第２のタイミングフリップフロップ５
に入力され、第２のタイミングフリップフロップ５の出
力信号は信号線１０８を介してパリティエラーレジスタ
８に入力される。第２のデータレジスタ６の出力信号は
信号線１０９を介して他の論理回路に供給され、パリテ
ィチェック部７の出力信号は信号線１１０を介してパリ
ティエラーレジスタ８に入力される。パリティエラーレ
ジスタ８の出力信号は信号線１１１を介して他の論理回
路に供給される。
データレジスタ１と、第１のデータレジスタ１のパリテ
ィビットフリップフロップ３と、第１のタイミングフリ
ップフロップ４と、第２のタイミングフリップフロップ
５と、第２のデータレジスタ６と、エラーレジスタ８と
に供給され、信号線１０１上の入力データは第１のデー
タレジスタ１に入力される。第１のデータレジスタ１の
セット信号は信号線１０２を介して第１のデータレジス
タ１と第１のタイミングフリップフロップ４とに入力さ
れ、第２のデータレジスタ６のセット信号は信号線１０
３を介して第２のデータレジスタ６に入力される。第１
のデータレジスタ１の出力信号は信号線１０４を介して
パリティ発生部２と、第２のデータレジスタ６と、パリ
ティチェック部７とに入力され、パリティ発生部２の出
力信号は信号線１０５を介して第１のデータレジスタ１
のパリティビットフリップフロップ３に入力される。第
１のデータレジスタ１のパリティビットフリップフロッ
プ３の出力信号は信号線１０６を介して第２のデータレ
ジスタ６の内部のパリティビットフリップフロップ、お
よびパリティチェック部７に入力される。第１のタイミ
ングフリップフロップ４の出力信号は信号線１０７を介
して第１のデータレジスタ１のパリティビットフリップ
フロップ３および第２のタイミングフリップフロップ５
に入力され、第２のタイミングフリップフロップ５の出
力信号は信号線１０８を介してパリティエラーレジスタ
８に入力される。第２のデータレジスタ６の出力信号は
信号線１０９を介して他の論理回路に供給され、パリテ
ィチェック部７の出力信号は信号線１１０を介してパリ
ティエラーレジスタ８に入力される。パリティエラーレ
ジスタ８の出力信号は信号線１１１を介して他の論理回
路に供給される。
本来、データレジスタには毎クロックごとにデータが′
セットされるので、パリティビットが付加されていない
データをデータレジスタに格納゛する時には、データレ
ジスタの直前にてパリティビットを発生しておかなけれ
ばならない。しかしながら、パリティビットを発生する
には時間を要し、そのデータがクリティカルパスを経由
して入力されているデータであればパリティの発生が不
可能に々る場合がある。しかし、そのデータレジスタが
重要なレジスタであれば何らかのチェックが必要であシ
、斯かる時にはデータレジスタを二重化してチェックを
行い、データの正当性をチェックする必要がある。
セットされるので、パリティビットが付加されていない
データをデータレジスタに格納゛する時には、データレ
ジスタの直前にてパリティビットを発生しておかなけれ
ばならない。しかしながら、パリティビットを発生する
には時間を要し、そのデータがクリティカルパスを経由
して入力されているデータであればパリティの発生が不
可能に々る場合がある。しかし、そのデータレジスタが
重要なレジスタであれば何らかのチェックが必要であシ
、斯かる時にはデータレジスタを二重化してチェックを
行い、データの正当性をチェックする必要がある。
ここで、データレジスタが２Ｔ以上（Ｔ：単位周期）の
周期で内容を更新するレジスタであれば、本実施例で示
すようなパリディ付加方法が使用できて有効である。つ
マシ、パリティビットが付加されていない入力データが
信号線１０１を介して入力された時に第１のデータレジ
スタ１０セツト信号がアクティブであるならば、第１の
データレジスタ１にデータがセットされる。第１のデー
タレジスタ１にセットされたデータはパリティ発生部２
を経由して送出されるので、入力データに対する正しい
パリティビットが発生し、第１のデータレジスタ１のセ
ット信号は第１のタイミングフリップフロップ４から出
力された信号によって第１のデータレジスタ１のパリテ
ィビットフリップフロップ３にセットされる。
周期で内容を更新するレジスタであれば、本実施例で示
すようなパリディ付加方法が使用できて有効である。つ
マシ、パリティビットが付加されていない入力データが
信号線１０１を介して入力された時に第１のデータレジ
スタ１０セツト信号がアクティブであるならば、第１の
データレジスタ１にデータがセットされる。第１のデー
タレジスタ１にセットされたデータはパリティ発生部２
を経由して送出されるので、入力データに対する正しい
パリティビットが発生し、第１のデータレジスタ１のセ
ット信号は第１のタイミングフリップフロップ４から出
力された信号によって第１のデータレジスタ１のパリテ
ィビットフリップフロップ３にセットされる。
この時、信号線１０１上の入力データ信号に対しズバリ
テイビットが発生したことになシ、第１のデータレジス
タ１と第１のデータレジスタ１のパリティビットスリッ
プフロップ３とのそれぞれの出力は、それぞれ信号＆１
１０４．１０６を介してパリティチェック部７に入力さ
れ、ここでノくリテイチェックが行われる。もしエラー
が検出されれば、第１のデータレジスタ１のセット信号
は信号線１０２を介して第１および第２のタイミングフ
リップフロップ４．５を経由して信号線１０Ｂ上に送出
され、さらにパリティエラーレジスタ８にセットされて
信号線１１１上の出力信号によυエラーが報告される。
テイビットが発生したことになシ、第１のデータレジス
タ１と第１のデータレジスタ１のパリティビットスリッ
プフロップ３とのそれぞれの出力は、それぞれ信号＆１
１０４．１０６を介してパリティチェック部７に入力さ
れ、ここでノくリテイチェックが行われる。もしエラー
が検出されれば、第１のデータレジスタ１のセット信号
は信号線１０２を介して第１および第２のタイミングフ
リップフロップ４．５を経由して信号線１０Ｂ上に送出
され、さらにパリティエラーレジスタ８にセットされて
信号線１１１上の出力信号によυエラーが報告される。
第２のデータレジスタ２のセット信号が信号線１０３上
に発生した時には、第１のデータレジスタ１の出力信号
は信号線１０４を介して第２のデータレジスタ６にセッ
トされ、第１のデータレジスタ１のパリティビット７リ
ツブフロツプ３の出力信号は信号線１０６を介して第２
のデータレジスタ６にセットされて次段の論理回路に送
出される。
に発生した時には、第１のデータレジスタ１の出力信号
は信号線１０４を介して第２のデータレジスタ６にセッ
トされ、第１のデータレジスタ１のパリティビット７リ
ツブフロツプ３の出力信号は信号線１０６を介して第２
のデータレジスタ６にセットされて次段の論理回路に送
出される。
（発明の効果）
本発明は以上説明したように、クリティカルパスを介し
て入力されたデータをパリティビット発生部に加え、パ
リティピッ）発生部を経由してパリティビットを発生し
てからパリティビットスリップフロップに格納すること
が時間的に不可能である場合にデータのみを先にデータ
レジスタにセットし、データレジスタの出力をパリティ
ビット発生部に入力してパリティビットを付加し、次の
クロックにてパリティビットフリップフロップに格納す
ると同時にパリティチェックを行うことにより、入力デ
ータからパリティビットを発生し、データと同時にパリ
ティピットをパリティビット付きデータレジスタに格納
することが時間的に不可能な場合にもパリティ付きデー
タレジスタの内容のチェックを行うことが可能となシ、
信頼性が向上すると共に稼動率も向上することができる
と云う効果がある。
て入力されたデータをパリティビット発生部に加え、パ
リティピッ）発生部を経由してパリティビットを発生し
てからパリティビットスリップフロップに格納すること
が時間的に不可能である場合にデータのみを先にデータ
レジスタにセットし、データレジスタの出力をパリティ
ビット発生部に入力してパリティビットを付加し、次の
クロックにてパリティビットフリップフロップに格納す
ると同時にパリティチェックを行うことにより、入力デ
ータからパリティビットを発生し、データと同時にパリ
ティピットをパリティビット付きデータレジスタに格納
することが時間的に不可能な場合にもパリティ付きデー
タレジスタの内容のチェックを行うことが可能となシ、
信頼性が向上すると共に稼動率も向上することができる
と云う効果がある。
第１図は、本発明によるパリティチェック回路の一実施
例を示すブロック図である。 第２図は、第１図に示す実施例における各部の信号の波
形を示す基本タイムチャートである。 １．６．８・・・レジスタ ２・・・パリティ発生部 ３〜５・・・フリップフロップ ７・・・パリティチェック部 １００〜１１１・−・信号線
例を示すブロック図である。 第２図は、第１図に示す実施例における各部の信号の波
形を示す基本タイムチャートである。 １．６．８・・・レジスタ ２・・・パリティ発生部 ３〜５・・・フリップフロップ ７・・・パリティチェック部 １００〜１１１・−・信号線
Claims (1)
- セット信号によつて入力データ信号を格納するための第
１のデータレジスタと、前記第１のデータレジスタの出
力によりパリティビットを発生するためのパリティ発生
部と、前記パリティビットを格納するためのパリティビ
ットフリップフロップと、前記第１のデータレジスタの
出力と前記パリティビットフリップフロップの出力とに
よりパリティチェックを行うためのパリティチェック部
と、前記セット信号により前記パリティビットフリップ
フロップのセットタイミングを出力するための第１のタ
イミングフリップフロップと、前記第１のデータレジス
タの内容を入力すると共に前記パリティチェック部によ
り生成されたパリティビットを入力してパリティ付きデ
ータを外部に出力するための第２のデータレジスタと、
前記パリティビットを前記パリティビットフリップフロ
ップに格納することが時間的に不可能な時に前記第２の
データレジスタの内容をチェックするためのパリティエ
ラーレジスタと、前記第１のタイミングフリップフロッ
プの出力によつて前記パリティエラーレジスタにセット
タイミングを出力するための第２のタイミングフリップ
フロップとを具備して構成したことを特徴とするパリテ
ィチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214011A JPS6194151A (ja) | 1984-10-12 | 1984-10-12 | パリテイチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214011A JPS6194151A (ja) | 1984-10-12 | 1984-10-12 | パリテイチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194151A true JPS6194151A (ja) | 1986-05-13 |
Family
ID=16648787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214011A Pending JPS6194151A (ja) | 1984-10-12 | 1984-10-12 | パリテイチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
-
1984
- 1984-10-12 JP JP59214011A patent/JPS6194151A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
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