JPH04239816A - 双方向入出力信号分離回路 - Google Patents
双方向入出力信号分離回路Info
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- JPH04239816A JPH04239816A JP3007221A JP722191A JPH04239816A JP H04239816 A JPH04239816 A JP H04239816A JP 3007221 A JP3007221 A JP 3007221A JP 722191 A JP722191 A JP 722191A JP H04239816 A JPH04239816 A JP H04239816A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 230000002457 bidirectional effect Effects 0.000 claims description 42
- 238000000926 separation method Methods 0.000 claims description 35
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 11
- 230000001960 triggered effect Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えばアクティブ要求
信号を取り込むとともにこの入力信号に対する応答とし
てアクティブ要求アクノレッジ信号を出力する双方向性
の入出力端子を有する半導体集積回路装置と、これらの
信号を個別に出力及び入力する出力端子及び入力端子を
有する半導体集積回路装置とを接続するための回路に関
する。
信号を取り込むとともにこの入力信号に対する応答とし
てアクティブ要求アクノレッジ信号を出力する双方向性
の入出力端子を有する半導体集積回路装置と、これらの
信号を個別に出力及び入力する出力端子及び入力端子を
有する半導体集積回路装置とを接続するための回路に関
する。
【０００２】
【従来の技術】双方向性の入出力端子を有する半導体集
積回路装置と入力端子および出力端子を個別に有する半
導体集積回路装置とを接続するための回路は公知であり
、例えば特開昭６０−９６０２６に開示されている。 図１５に示すようにこの回路はコントロール信号によっ
て出力を高インピーダンスにできるバッファ回路５０と
、バッファ回路５１とにより構成され、バッファ５０回
路の出力とバッファ回路５１の入力とは共に半導体集積
回路装置５２の入出力端子５４に接続され、バッファ回
路５０の入力は半導体集積回路装置５３の出力端子５５
に、バッファ回路５１の出力は入力端子５６にそれぞれ
接続されている。そしてコントロール信号を適切に与え
ることにより、両装置５２、５３間の信号の授受を可能
としている。
積回路装置と入力端子および出力端子を個別に有する半
導体集積回路装置とを接続するための回路は公知であり
、例えば特開昭６０−９６０２６に開示されている。 図１５に示すようにこの回路はコントロール信号によっ
て出力を高インピーダンスにできるバッファ回路５０と
、バッファ回路５１とにより構成され、バッファ５０回
路の出力とバッファ回路５１の入力とは共に半導体集積
回路装置５２の入出力端子５４に接続され、バッファ回
路５０の入力は半導体集積回路装置５３の出力端子５５
に、バッファ回路５１の出力は入力端子５６にそれぞれ
接続されている。そしてコントロール信号を適切に与え
ることにより、両装置５２、５３間の信号の授受を可能
としている。
【０００３】従来は上記のような回路を用いることによ
り、あるいは、半導体集積回路装置５２，５３が情報処
理装置の構成要素であるような場合には、ソフトウェア
による処理を行うことによってこれらの半導体集積回路
装置を接続したのと同等の結果が得られるようにし、装
置を直接接続することを回避していた。
り、あるいは、半導体集積回路装置５２，５３が情報処
理装置の構成要素であるような場合には、ソフトウェア
による処理を行うことによってこれらの半導体集積回路
装置を接続したのと同等の結果が得られるようにし、装
置を直接接続することを回避していた。
【０００４】
【発明が解決しようとする課題】しかし図１５の回路に
は次のような問題点がある。すなわち、（１）バッファ
回路５０のコントロール信号を外部の回路で作成して供
給する必要がある。（２）装置５３の出力信号は入出力
端子５４に入力されるだけでなく、バッファ回路５１を
通じて装置５３の入力端子５６にも直接入力されてしま
う。さらに、（３）装置５３が入力信号あるいは出力信
号の論理レベルを情報とし、装置５２がパルス信号を情
報とする場合には、単にバッファ回路で端子間を接続し
た図１５の回路では、正しい情報の授受は行えない。
は次のような問題点がある。すなわち、（１）バッファ
回路５０のコントロール信号を外部の回路で作成して供
給する必要がある。（２）装置５３の出力信号は入出力
端子５４に入力されるだけでなく、バッファ回路５１を
通じて装置５３の入力端子５６にも直接入力されてしま
う。さらに、（３）装置５３が入力信号あるいは出力信
号の論理レベルを情報とし、装置５２がパルス信号を情
報とする場合には、単にバッファ回路で端子間を接続し
た図１５の回路では、正しい情報の授受は行えない。
【０００５】また、ソフトウェアによる処理を行って直
接に接続することを回避する場合には、複雑なシステム
設計が必要となり、システムのソフトウェアの規模も増
大する。
接に接続することを回避する場合には、複雑なシステム
設計が必要となり、システムのソフトウェアの規模も増
大する。
【０００６】第１の発明の目的は、このような問題を解
決し、一切の外部回路を必要とせず、また出力信号が自
装置の入力端子に入力されることがなく、さらに信号の
論理レベルを情報とする半導体集積回路装置とパルス信
号を情報とする半導体集積回路装置とを接続できる双方
向入出力信号分離回路を提供することにある。
決し、一切の外部回路を必要とせず、また出力信号が自
装置の入力端子に入力されることがなく、さらに信号の
論理レベルを情報とする半導体集積回路装置とパルス信
号を情報とする半導体集積回路装置とを接続できる双方
向入出力信号分離回路を提供することにある。
【０００７】第２の発明の目的は、第１の発明の目的に
加え、入力端子および出力端子を個別に有する半導体集
積回路装置が信号を出力したとき、その応答信号を自動
的に生成する双方向入出力信号分離回路を提供すること
にある。
加え、入力端子および出力端子を個別に有する半導体集
積回路装置が信号を出力したとき、その応答信号を自動
的に生成する双方向入出力信号分離回路を提供すること
にある。
【０００８】
【課題を解決するための手段】図１に第１の発明による
双方向入出力信号分離回路のブロック図を示す。この回
路は、入力端子２０８および出力端子２０７を個別に有
する半導体集積回路装置２０６と、双方向性の入出力端
子２１０を有する半導体集積回路装置２０９とを接続す
る回路であって、出力端子２０７から出力される信号の
論理レベルが変化したときに出力制御パルス信号を出力
する出力制御回路２００と、出力端子２０７から出力さ
れる信号の論理レベルが変化したときに入力制御パルス
信号を出力する入力制御回路２０１と、出力端子２０７
から出力される信号の論理レベルが変化したときに出力
パルス信号を生成する出力信号生成回路２０２と、出力
制御回路２００から出力制御パルス信号が供給されてい
る間、出力信号生成回路２０２が出力する出力パル信号
を入出力端子２１０に印加し、出力制御パルス信号が供
給されていない間は出力を高インピーダンスとするバッ
ファ回路２０３と、入力制御回路２０１から入力制御パ
ルス信号が供給されている間、入出力端子２１０からの
パルス信号をブロックするゲート回路２０４と、このゲ
ート回路を介して入出力端子２１０からパルス信号を受
容する毎に論理レベルが変化する信号を生成して入力端
子２０８に印加する入力信号生成回路２０５とを備えた
ことを特徴とする。
双方向入出力信号分離回路のブロック図を示す。この回
路は、入力端子２０８および出力端子２０７を個別に有
する半導体集積回路装置２０６と、双方向性の入出力端
子２１０を有する半導体集積回路装置２０９とを接続す
る回路であって、出力端子２０７から出力される信号の
論理レベルが変化したときに出力制御パルス信号を出力
する出力制御回路２００と、出力端子２０７から出力さ
れる信号の論理レベルが変化したときに入力制御パルス
信号を出力する入力制御回路２０１と、出力端子２０７
から出力される信号の論理レベルが変化したときに出力
パルス信号を生成する出力信号生成回路２０２と、出力
制御回路２００から出力制御パルス信号が供給されてい
る間、出力信号生成回路２０２が出力する出力パル信号
を入出力端子２１０に印加し、出力制御パルス信号が供
給されていない間は出力を高インピーダンスとするバッ
ファ回路２０３と、入力制御回路２０１から入力制御パ
ルス信号が供給されている間、入出力端子２１０からの
パルス信号をブロックするゲート回路２０４と、このゲ
ート回路を介して入出力端子２１０からパルス信号を受
容する毎に論理レベルが変化する信号を生成して入力端
子２０８に印加する入力信号生成回路２０５とを備えた
ことを特徴とする。
【０００９】図２に第２の発明による双方向入出力信号
分離回路のブロック図を示す。この回路は、入力端子２
０８および出力端子２０７を個別に有する半導体集積回
路装置２０６と、双方向性の入出力端子２１０を有する
半導体集積回路装置２０９とを接続する回路であって、
出力端子２０７から出力される信号の論理レベルが変化
したとき、出力制御パルス信号を出力する出力制御回路
２００と、出力端子２０７から出力される信号の論理レ
ベルが変化したとき、入力制御パルス信号を出力する入
力制御回路２０１と、出力端子２０７から出力される信
号の論理レベルが変化したときに出力パルス信号を出力
する出力信号生成回路２０２と、出力制御回路２００か
ら出力制御パルス信号が供給されている間、出力信号生
成回路２０２が出力する出力パルス信号を入出力端子２
１０に印加し、出力制御パルス信号が供給されていない
間は出力を高インピーダンスとするバッファ回路２０３
と、入力制御回路２０１から入力制御パルス信号が供給
されている間、入出力端子２１０からのパルス信号をブ
ロックするゲート回路２０４と、このゲート回路２０４
を介して入出力端子２１０からのパルス信号を受容した
ときに第１の論理レベルの信号を生成して入力端子２０
８に印加し、出力制御回路２００から出力制御パルス信
号を受容したときに第２の論理レベルの信号を生成して
入力端子２０８に印加する入力信号生成回路２１１とを
備えたことを特徴とする。
分離回路のブロック図を示す。この回路は、入力端子２
０８および出力端子２０７を個別に有する半導体集積回
路装置２０６と、双方向性の入出力端子２１０を有する
半導体集積回路装置２０９とを接続する回路であって、
出力端子２０７から出力される信号の論理レベルが変化
したとき、出力制御パルス信号を出力する出力制御回路
２００と、出力端子２０７から出力される信号の論理レ
ベルが変化したとき、入力制御パルス信号を出力する入
力制御回路２０１と、出力端子２０７から出力される信
号の論理レベルが変化したときに出力パルス信号を出力
する出力信号生成回路２０２と、出力制御回路２００か
ら出力制御パルス信号が供給されている間、出力信号生
成回路２０２が出力する出力パルス信号を入出力端子２
１０に印加し、出力制御パルス信号が供給されていない
間は出力を高インピーダンスとするバッファ回路２０３
と、入力制御回路２０１から入力制御パルス信号が供給
されている間、入出力端子２１０からのパルス信号をブ
ロックするゲート回路２０４と、このゲート回路２０４
を介して入出力端子２１０からのパルス信号を受容した
ときに第１の論理レベルの信号を生成して入力端子２０
８に印加し、出力制御回路２００から出力制御パルス信
号を受容したときに第２の論理レベルの信号を生成して
入力端子２０８に印加する入力信号生成回路２１１とを
備えたことを特徴とする。
【００１０】
【作用】第１の発明による双方向入出力信号分離回路で
は、半導体集積回路装置２０６が出力端子２０７から出
力する信号の論理レベルを変化させると、出力制御回路
２００は出力制御パルス信号をバッファ回路２０３に出
力するので、バッファ回路２０３は出力信号生成回路２
０２が生成する出力パルス信号を装置２０９の入出力端
子２１０に印加する。その間、入力制御回路２０１は入
力制御パルス信号をゲート回路２０４に出力するので、
ゲート回路２０４はバッファ回路２０３が出力する出力
パルス信号が入力信号生成回路２０５に入力されること
を阻止する。
は、半導体集積回路装置２０６が出力端子２０７から出
力する信号の論理レベルを変化させると、出力制御回路
２００は出力制御パルス信号をバッファ回路２０３に出
力するので、バッファ回路２０３は出力信号生成回路２
０２が生成する出力パルス信号を装置２０９の入出力端
子２１０に印加する。その間、入力制御回路２０１は入
力制御パルス信号をゲート回路２０４に出力するので、
ゲート回路２０４はバッファ回路２０３が出力する出力
パルス信号が入力信号生成回路２０５に入力されること
を阻止する。
【００１１】一方、装置２０９がパルス信号を入出力端
子２１０から出力すると、入力信号生成回路２０５はそ
の信号をゲート回路２０４を介して受け取り、入力端子
２０８に印加される信号の論理レベルを変化させる。
子２１０から出力すると、入力信号生成回路２０５はそ
の信号をゲート回路２０４を介して受け取り、入力端子
２０８に印加される信号の論理レベルを変化させる。
【００１２】第２の発明による双方向入出力信号分離回
路では、半導体集積回路装置２０６が出力端子２０７か
ら出力する信号の論理レベルを変化させると、出力制御
回路２００は出力制御パルス信号をバッファ回路２０３
に出力するので、バッファ回路２０３は出力信号生成回
路２０２が生成する出力パルス信号を装置２０９の入出
力端子２１０に印加する。その間、入力制御回路２０１
は入力制御パルス信号をゲート回路２０４に出力するの
で、ゲート回路２０４はバッファ回路２０３が出力する
出力パルス信号が入力信号生成回路２１１に入力される
ことを阻止する。
路では、半導体集積回路装置２０６が出力端子２０７か
ら出力する信号の論理レベルを変化させると、出力制御
回路２００は出力制御パルス信号をバッファ回路２０３
に出力するので、バッファ回路２０３は出力信号生成回
路２０２が生成する出力パルス信号を装置２０９の入出
力端子２１０に印加する。その間、入力制御回路２０１
は入力制御パルス信号をゲート回路２０４に出力するの
で、ゲート回路２０４はバッファ回路２０３が出力する
出力パルス信号が入力信号生成回路２１１に入力される
ことを阻止する。
【００１３】装置２０９が、例えば入力されたパルス信
号に対する応答としてパルス信号を入出力端子２１０か
ら出力すると、入力信号生成回路２１１はその信号をゲ
ート回路２０４を介して受け取り、入力端子２０８に第
１の論理レベルの信号を印加する。
号に対する応答としてパルス信号を入出力端子２１０か
ら出力すると、入力信号生成回路２１１はその信号をゲ
ート回路２０４を介して受け取り、入力端子２０８に第
１の論理レベルの信号を印加する。
【００１４】次に、装置２０６が出力端子２０７から出
力する信号の論理レベルをもとに戻すと、出力制御回路
２００は出力制御パル信号をバッファ回路２０３に出力
し、バッファ回路２０３は出力信号生成回路２０２が生
成する出力パルス信号を装置２０９の入出力端子２１０
に印加する。このとき出力制御回路２００が出力する制
御パルス信号は、入力信号生成回路２１１にも与えられ
、入力信号生成回路２１１は、出力端子２０７から出力
される信号の論理レベルがもとに戻されたことに対する
応答として、第２の論理レベルの信号を入力端子２０８
に印加する。
力する信号の論理レベルをもとに戻すと、出力制御回路
２００は出力制御パル信号をバッファ回路２０３に出力
し、バッファ回路２０３は出力信号生成回路２０２が生
成する出力パルス信号を装置２０９の入出力端子２１０
に印加する。このとき出力制御回路２００が出力する制
御パルス信号は、入力信号生成回路２１１にも与えられ
、入力信号生成回路２１１は、出力端子２０７から出力
される信号の論理レベルがもとに戻されたことに対する
応答として、第２の論理レベルの信号を入力端子２０８
に印加する。
【００１５】
【実施例】次に本発明の実施例について説明する。図３
は第１の発明による双方向入出力信号分離回路の一例を
示す回路図である。この回路は、Ｄフリップフロップ回
路１〜５、エクスクルーシブ・オア回路６、７、反転バ
ッファ回路８、反転回路９、１０、ノア回路１２、なら
びにプルアップ抵抗１３により構成されている。
は第１の発明による双方向入出力信号分離回路の一例を
示す回路図である。この回路は、Ｄフリップフロップ回
路１〜５、エクスクルーシブ・オア回路６、７、反転バ
ッファ回路８、反転回路９、１０、ノア回路１２、なら
びにプルアップ抵抗１３により構成されている。
【００１６】フリップフロップ回路１〜４は直列に接続
され、フリップフロップ回路１のＱ出力はフリップフロ
ップ回路２のＤ入力に、フリップフロップ回路２のＱ出
力はフリップフロップ回路３のＤ入力に、フリップフロ
ップ回路３のＱ出力はフリップフロップ回路４のＤ入力
にそれぞれ接続されている。フリップフロップ１のＤ入
力は半導体集積回路装置１０１の出力端子１０３に接続
されている。各フリップフロップ回路１〜４のリセット
端子は反転回路９の出力に接続されている。反転回路９
にはシステム・リセット信号ＲＳＴが入力されている。 また、フリップフロップ回路２〜４のクロック端子（Ｃ
Ｋ）は反転回路１０の出力に接続されている。反転回路
１０およびフリップフロップ回路１のクロック端子には
システム・クロックＣＬＫが夫々入力されている。
され、フリップフロップ回路１のＱ出力はフリップフロ
ップ回路２のＤ入力に、フリップフロップ回路２のＱ出
力はフリップフロップ回路３のＤ入力に、フリップフロ
ップ回路３のＱ出力はフリップフロップ回路４のＤ入力
にそれぞれ接続されている。フリップフロップ１のＤ入
力は半導体集積回路装置１０１の出力端子１０３に接続
されている。各フリップフロップ回路１〜４のリセット
端子は反転回路９の出力に接続されている。反転回路９
にはシステム・リセット信号ＲＳＴが入力されている。 また、フリップフロップ回路２〜４のクロック端子（Ｃ
Ｋ）は反転回路１０の出力に接続されている。反転回路
１０およびフリップフロップ回路１のクロック端子には
システム・クロックＣＬＫが夫々入力されている。
【００１７】エクスクルーシブ・オア回路６の２つの入
力はそれぞれフリップフロップ２、３のＱ出力に接続さ
れ、エクスクルーシブ・オア回路７の２つの入力はそれ
ぞれフリップフロップ２、４のＱ出力に接続されている
。エクスクルーシブ・オア回路６の出力は、バッファ回
路８の出力を制御する制御端子に、エクスクルーシブ・
オア回路７の出力はバッファ回路８の入力にそれぞれ接
続され、バッファ回路８の出力は半導体集積回路装置１
００の入出力端子１０２に接続されている。入出力端子
１０２にはプルアップ抵抗１３の一端が接続されている
。
力はそれぞれフリップフロップ２、３のＱ出力に接続さ
れ、エクスクルーシブ・オア回路７の２つの入力はそれ
ぞれフリップフロップ２、４のＱ出力に接続されている
。エクスクルーシブ・オア回路６の出力は、バッファ回
路８の出力を制御する制御端子に、エクスクルーシブ・
オア回路７の出力はバッファ回路８の入力にそれぞれ接
続され、バッファ回路８の出力は半導体集積回路装置１
００の入出力端子１０２に接続されている。入出力端子
１０２にはプルアップ抵抗１３の一端が接続されている
。
【００１８】ノア回路１２の２つの入力はエクスクルー
シブ・オア回路７とバッファ回路８の出力にそれぞれ接
続され、ノア回路１２の出力はフリップフロップ回路５
のクロック端子に接続されている。そしてフリップフロ
ップ回路５のＤ入力と反転出力とは互いに接続されてお
り、Ｑ出力は入力端子１０４に接続されている。またフ
リップフロップ回路５のリセット端子は反転回路９の出
力に接続されている。
シブ・オア回路７とバッファ回路８の出力にそれぞれ接
続され、ノア回路１２の出力はフリップフロップ回路５
のクロック端子に接続されている。そしてフリップフロ
ップ回路５のＤ入力と反転出力とは互いに接続されてお
り、Ｑ出力は入力端子１０４に接続されている。またフ
リップフロップ回路５のリセット端子は反転回路９の出
力に接続されている。
【００１９】このように構成された双方向入出力信号分
離回路において、フリップフロップ回路１〜４、反転回
路９、１０、ならびにエクスクルーシブ・オア回路６は
バッファ回路８を制御する出力制御回路を構成し、フリ
ップフロップ回路１〜４、反転回路９、１０、ならびに
エクスクルーシブ・オア回路７は出力信号生成回路およ
び入力制御回路を構成している。
離回路において、フリップフロップ回路１〜４、反転回
路９、１０、ならびにエクスクルーシブ・オア回路６は
バッファ回路８を制御する出力制御回路を構成し、フリ
ップフロップ回路１〜４、反転回路９、１０、ならびに
エクスクルーシブ・オア回路７は出力信号生成回路およ
び入力制御回路を構成している。
【００２０】次に半導体集積回路装置１００、１０１に
ついて説明する。まず装置１０１は信号の論理レベルに
よって情報を授受する装置であり、図４に示すように、
アクティブ要求を出すときはハイレベルの論理信号を出
力端子１０３から出力し、アクティブ要求を解除すると
きはローレベルの論理信号を出力端子１０３から出力す
る。そして装置１０１はこのような論理信号に対する応
答信号としてハイレベルの論理信号を入力端子１０４に
受容したときは、上記アクティブ要求が受け付けられた
と認識し、ローレベルの論理信号を入力端子１０４に受
容したときはアクティブ要求の解除が受け付けられたと
認識する。
ついて説明する。まず装置１０１は信号の論理レベルに
よって情報を授受する装置であり、図４に示すように、
アクティブ要求を出すときはハイレベルの論理信号を出
力端子１０３から出力し、アクティブ要求を解除すると
きはローレベルの論理信号を出力端子１０３から出力す
る。そして装置１０１はこのような論理信号に対する応
答信号としてハイレベルの論理信号を入力端子１０４に
受容したときは、上記アクティブ要求が受け付けられた
と認識し、ローレベルの論理信号を入力端子１０４に受
容したときはアクティブ要求の解除が受け付けられたと
認識する。
【００２１】一方、装置１００はパルス信号によって情
報を授受する装置であり、図５に示すように、入出力装
置１０２にローレベルのパルス信号３００ａが入力され
ると、それをアクティブ要求であると認識し、その応答
信号としてアクティブ要求を受け付けたことを示すロー
レベルのパルス信号３００ｂを入出力端子１０２から出
力する。そしてさらに入出力端子１０２にローレベルの
パルス信号３００ｃが入力されると、それをアクティブ
要求の解除を表す信号として受け取り、その応答信号と
してアクティブ要求の解除を受け付けたことを示すロー
レベルのパルス信号３００ｄを入出力端子１０２から出
力する。
報を授受する装置であり、図５に示すように、入出力装
置１０２にローレベルのパルス信号３００ａが入力され
ると、それをアクティブ要求であると認識し、その応答
信号としてアクティブ要求を受け付けたことを示すロー
レベルのパルス信号３００ｂを入出力端子１０２から出
力する。そしてさらに入出力端子１０２にローレベルの
パルス信号３００ｃが入力されると、それをアクティブ
要求の解除を表す信号として受け取り、その応答信号と
してアクティブ要求の解除を受け付けたことを示すロー
レベルのパルス信号３００ｄを入出力端子１０２から出
力する。
【００２２】次に動作を説明する。まずハイレベルのリ
セット信号ＲＳＴが入力されると、反転回路９はローレ
ベルの信号を出力し、回路はリセットされる。すなわち
、フリップフロップ回路１〜４はすべてリセットされ、
そのＱ出力はローレベルとなる。そしてエクスクルーシ
ブ・オア回路６の出力はローレベルとなるので、バッフ
ァ回路８の出力は高インピーダンスとなり、入出力端子
１０２はプルアップ抵抗によりハイレベルとなる。 またフリップフロップ回路５もリセットされるので入力
端子１０４にはローレベルの信号が入力される。
セット信号ＲＳＴが入力されると、反転回路９はローレ
ベルの信号を出力し、回路はリセットされる。すなわち
、フリップフロップ回路１〜４はすべてリセットされ、
そのＱ出力はローレベルとなる。そしてエクスクルーシ
ブ・オア回路６の出力はローレベルとなるので、バッフ
ァ回路８の出力は高インピーダンスとなり、入出力端子
１０２はプルアップ抵抗によりハイレベルとなる。 またフリップフロップ回路５もリセットされるので入力
端子１０４にはローレベルの信号が入力される。
【００２３】リセットが解除され、図６に示すように、
リセット信号ＲＳＴがローレベルになった後、装置１０
１が出力端子１０３よりアクティブ要求としてハイレベ
ルの信号を出力すると、フリップフロップ回路１はこれ
をクロック信号ＣＬＫの立上りでラッチし、その結果Ｑ
出力はハイレベルとなる。この出力信号をフリップフロ
ップ２は次のクロック信号ＣＬＫの立下りでラッチし、
その出力信号をフリップフロップ回路３はさらに次のク
ロック信号ＣＬＫの立下りでラッチし、そしてその出力
信号をフリップフロップ回路４はさらに次のクロック信
号ＣＬＫの立下りでラッチする。その結果、フリップフ
ロップ回路３の出力はフリップフロップ回路２より１ク
ロック分遅れてハイレベルとなり、フリップフロップ回
路４の出力はさらに１クロック分遅れてハイレベルとな
る。
リセット信号ＲＳＴがローレベルになった後、装置１０
１が出力端子１０３よりアクティブ要求としてハイレベ
ルの信号を出力すると、フリップフロップ回路１はこれ
をクロック信号ＣＬＫの立上りでラッチし、その結果Ｑ
出力はハイレベルとなる。この出力信号をフリップフロ
ップ２は次のクロック信号ＣＬＫの立下りでラッチし、
その出力信号をフリップフロップ回路３はさらに次のク
ロック信号ＣＬＫの立下りでラッチし、そしてその出力
信号をフリップフロップ回路４はさらに次のクロック信
号ＣＬＫの立下りでラッチする。その結果、フリップフ
ロップ回路３の出力はフリップフロップ回路２より１ク
ロック分遅れてハイレベルとなり、フリップフロップ回
路４の出力はさらに１クロック分遅れてハイレベルとな
る。
【００２４】そして、エクスクルーシブ・オア回路６は
フリップフロップ回路２の出力がハイレベルとなり、フ
リップフロップ回路３の出力がハイレベルとなるまでの
間ハイレベルの信号を制御信号として出力する。そのた
め、バッファ回路８はこの期間中、信号を出力できる状
態になる。一方、エクスクルーシブ・オア回路７はフリ
ップフロップ回路２の出力がハイレベルとなり、フリッ
プフロップ回路４の出力がハイレベルとなるまでの間ハ
イレベルの信号を出力信号として出力する。この出力信
号はバッファ回路８で反転され、上述したエクスクルー
シブ・オア回路６がハイレベルの信号を出力している期
間中に、アクティブ要求のパルス信号４００ａとして入
出力端子１０２に与えられる。エクスクルーシブ・オア
回路７の出力信号はノア回路１２にも与えられているの
で、このハイレベルの信号が入力されている期間中はノ
ア回路１２の出力は強制的にローレベルに保たれ、バッ
ファ回路８の出力信号、すなわちパルス信号４００ａが
フリップフロップ回路５に入力されることはなく、した
がって出力端子１０３から出力された信号が入力端子１
０４に入力されることが防止される。
フリップフロップ回路２の出力がハイレベルとなり、フ
リップフロップ回路３の出力がハイレベルとなるまでの
間ハイレベルの信号を制御信号として出力する。そのた
め、バッファ回路８はこの期間中、信号を出力できる状
態になる。一方、エクスクルーシブ・オア回路７はフリ
ップフロップ回路２の出力がハイレベルとなり、フリッ
プフロップ回路４の出力がハイレベルとなるまでの間ハ
イレベルの信号を出力信号として出力する。この出力信
号はバッファ回路８で反転され、上述したエクスクルー
シブ・オア回路６がハイレベルの信号を出力している期
間中に、アクティブ要求のパルス信号４００ａとして入
出力端子１０２に与えられる。エクスクルーシブ・オア
回路７の出力信号はノア回路１２にも与えられているの
で、このハイレベルの信号が入力されている期間中はノ
ア回路１２の出力は強制的にローレベルに保たれ、バッ
ファ回路８の出力信号、すなわちパルス信号４００ａが
フリップフロップ回路５に入力されることはなく、した
がって出力端子１０３から出力された信号が入力端子１
０４に入力されることが防止される。
【００２５】その後、装置１００がパルス信号４００ａ
に対する応答としてアクティブ要求を受け取ったことを
示すパルス信号４００ｂを入出力端子１０２から出力す
ると、ノア回路１２の出力はハイレベルに変化し、フリ
ップフロップ回路５はトリガされてそのＱ出力はハイレ
ベルとなる。その結果、装置１００がアクティブ要求を
受け付けたことを意味するハイレベルの信号が入力端子
１０４に入力される。
に対する応答としてアクティブ要求を受け取ったことを
示すパルス信号４００ｂを入出力端子１０２から出力す
ると、ノア回路１２の出力はハイレベルに変化し、フリ
ップフロップ回路５はトリガされてそのＱ出力はハイレ
ベルとなる。その結果、装置１００がアクティブ要求を
受け付けたことを意味するハイレベルの信号が入力端子
１０４に入力される。
【００２６】次に、装置１０１がアクティブ要求の解除
を意味するローレベルの信号を出力すると、これはフリ
ップフロップ回路１〜４に順次取り込まれ、各フリップ
フロップ回路１〜４の出力は順次ローレベルに変化する
。そして、エクスクルーシブ・オア回路６は、フリップ
フロップ回路２の出力がローレベルとなり、フリップフ
ロップ回路３の出力がローレベルとなるまでの間ハイレ
ベルの信号を制御信号として出力する。そのため、バッ
ファ回路８はこの期間中、信号を出力できる状態になる
。一方、エクスクルーシブ・オア回路７はフリップフロ
ップ回路２の出力がローレベルとなり、フリップフロッ
プ回路４の出力がローレベルとなるまでの間ハイレベル
の信号を出力信号として出力する。この出力信号はバッ
ファ回路８で反転され、上述したエクスクルーシブ・オ
ア回路６がハイレベルの信号を出力している期間に、ア
クティブ要求の解除を意味するパルス信号４００ｃとし
て入出力端子１０２に与えられる。エクスクルーシブ・
オア回路７の出力信号はノア回路１２にも与えられてい
るので、このハイレベルの信号が入力されている期間中
はノア回路１２の出力は強制的にローレベルに保たれ、
バッファ回路８の出力信号、すなわちパルス信号４００
ｃがフリップフロップ回路５に入力されることはなく、
したがって出力端子１０３から出力された信号が入力端
子１０４に入力されることが防止される。
を意味するローレベルの信号を出力すると、これはフリ
ップフロップ回路１〜４に順次取り込まれ、各フリップ
フロップ回路１〜４の出力は順次ローレベルに変化する
。そして、エクスクルーシブ・オア回路６は、フリップ
フロップ回路２の出力がローレベルとなり、フリップフ
ロップ回路３の出力がローレベルとなるまでの間ハイレ
ベルの信号を制御信号として出力する。そのため、バッ
ファ回路８はこの期間中、信号を出力できる状態になる
。一方、エクスクルーシブ・オア回路７はフリップフロ
ップ回路２の出力がローレベルとなり、フリップフロッ
プ回路４の出力がローレベルとなるまでの間ハイレベル
の信号を出力信号として出力する。この出力信号はバッ
ファ回路８で反転され、上述したエクスクルーシブ・オ
ア回路６がハイレベルの信号を出力している期間に、ア
クティブ要求の解除を意味するパルス信号４００ｃとし
て入出力端子１０２に与えられる。エクスクルーシブ・
オア回路７の出力信号はノア回路１２にも与えられてい
るので、このハイレベルの信号が入力されている期間中
はノア回路１２の出力は強制的にローレベルに保たれ、
バッファ回路８の出力信号、すなわちパルス信号４００
ｃがフリップフロップ回路５に入力されることはなく、
したがって出力端子１０３から出力された信号が入力端
子１０４に入力されることが防止される。
【００２７】その後、装置１００がパルス信号４００ｃ
に対する応答としてアクティブ要求の解除を意味するパ
ルス信号を受け取ったことを示すパルス信号４００ｄを
入出力端子１０２から出力すると、ノア回路１２の出力
はハイレベルに変化し、フリップフロップ回路５はトリ
ガされてそのＱ出力はローレベルに変化する。その結果
、装置１００がアクティブ要求の解除を受け付けたこと
を意味するローレベルの信号が入力端子１０４に入力さ
れる。
に対する応答としてアクティブ要求の解除を意味するパ
ルス信号を受け取ったことを示すパルス信号４００ｄを
入出力端子１０２から出力すると、ノア回路１２の出力
はハイレベルに変化し、フリップフロップ回路５はトリ
ガされてそのＱ出力はローレベルに変化する。その結果
、装置１００がアクティブ要求の解除を受け付けたこと
を意味するローレベルの信号が入力端子１０４に入力さ
れる。
【００２８】次に第２の発明の実施例について説明する
。図７にその回路図を示す。この双方向入出力信号分離
回路が図３の回路と異なるのは、フリップフロップ回路
５のリセット端子にノア回路１１が接続されている点で
ある。すなわち、ノア回路１１の一方の入力にはリセッ
ト信号ＲＳＴが入力され、もう一方の入力にはエクスク
ルーシブ・オア回路８の出力信号が入力されている。 そしてノア回路１１の出力はフリップフロップ回路５の
リセット端子に接続されている。
。図７にその回路図を示す。この双方向入出力信号分離
回路が図３の回路と異なるのは、フリップフロップ回路
５のリセット端子にノア回路１１が接続されている点で
ある。すなわち、ノア回路１１の一方の入力にはリセッ
ト信号ＲＳＴが入力され、もう一方の入力にはエクスク
ルーシブ・オア回路８の出力信号が入力されている。 そしてノア回路１１の出力はフリップフロップ回路５の
リセット端子に接続されている。
【００２９】この回路の動作は、図８に示すように、装
置１０１がアクティブ要求を示すハイレベルの信号を出
力し、これに対して装置１００がアクティブ要求を受け
付けたことを意味するローレベルのパルス信号４００ｂ
を出力するまでは、図３の回路と同じである。
置１０１がアクティブ要求を示すハイレベルの信号を出
力し、これに対して装置１００がアクティブ要求を受け
付けたことを意味するローレベルのパルス信号４００ｂ
を出力するまでは、図３の回路と同じである。
【００３０】その後、装置１０１がアクティブ要求の解
除を意味するローベルの信号を出力すると、これはフリ
ップフロップ回路１〜４に順次取り込まれ、各フリップ
フロップ回路１〜４の出力は順次ローレベルに変化する
。そして、エクスクルーシブ・オア回路６は、フリップ
フロップ回路２の出力がローレベルとなり、フリップフ
ロップ回路３の出力がローレベルとなるまでの間ハイレ
ベルの信号を制御信号として出力する。そのため、バッ
ファ回路８はこの期間中、信号を出力できる状態になる
。一方、エクスクルーシブ・オア回路７はフリップフロ
ップ回路２の出力がローレベルとなり、フリップフロッ
プ回路４の出力がローレベルとなるまでの間ハイレベル
の信号を出力信号として出力する。この出力信号はバッ
ファ回路８で反転され、上述したエクスクルーシブ・オ
ア回路６がハイレベルの信号を出力している期間に、ア
クティブ要求の解除を意味するパルス信号４００ｃとし
て入力端子１０２に与えられる。
除を意味するローベルの信号を出力すると、これはフリ
ップフロップ回路１〜４に順次取り込まれ、各フリップ
フロップ回路１〜４の出力は順次ローレベルに変化する
。そして、エクスクルーシブ・オア回路６は、フリップ
フロップ回路２の出力がローレベルとなり、フリップフ
ロップ回路３の出力がローレベルとなるまでの間ハイレ
ベルの信号を制御信号として出力する。そのため、バッ
ファ回路８はこの期間中、信号を出力できる状態になる
。一方、エクスクルーシブ・オア回路７はフリップフロ
ップ回路２の出力がローレベルとなり、フリップフロッ
プ回路４の出力がローレベルとなるまでの間ハイレベル
の信号を出力信号として出力する。この出力信号はバッ
ファ回路８で反転され、上述したエクスクルーシブ・オ
ア回路６がハイレベルの信号を出力している期間に、ア
クティブ要求の解除を意味するパルス信号４００ｃとし
て入力端子１０２に与えられる。
【００３１】そしてこのとき、エクスクルーシブ・オア
回路６のハイレベルの出力信号はノア回路１１を通じ、
反転されてフリップフロップ回路５のリセット端子に入
力される。したがってフリップフロップ回路５はリセッ
トされ、そのＱ出力はローレベルに変化する。すなわち
この双方向入出力信号分離回路では、装置１００にアク
ティブ要求の解除を意味するパルス信号４００ｃが入力
された段階で、その応答として、アクティブ要求の解除
が受け付けられたことを示すローレベルの信号が自動的
に装置１０１の入力端子１０４に入力される。
回路６のハイレベルの出力信号はノア回路１１を通じ、
反転されてフリップフロップ回路５のリセット端子に入
力される。したがってフリップフロップ回路５はリセッ
トされ、そのＱ出力はローレベルに変化する。すなわち
この双方向入出力信号分離回路では、装置１００にアク
ティブ要求の解除を意味するパルス信号４００ｃが入力
された段階で、その応答として、アクティブ要求の解除
が受け付けられたことを示すローレベルの信号が自動的
に装置１０１の入力端子１０４に入力される。
【００３２】以上、第１および第２の発明の実施例とし
て、装置１０１がアクティブ要求を表す信号としてハイ
レベルの信号を出力し、その要求が受け付けられたこと
を表す信号としてハイレベルの信号を受け取り、そして
、装置１００がローレベルのパルス信号を受け取り、且
つローレベルのパルス信号を出力する場合を説明したが
、図９に示すように、装置１０１がアクティブ要求を表
す信号としてローレベルの信号を出力し、その要求が受
け付けられたことを表す信号としてローレベルの信号を
受け取り、そして図１０に示すように、装置１００がハ
イレベルのパルス信号を受け取り、且つハイレベルのパ
ルス信号を出力する場合にも本発明は適用できる。その
場合の第１および第２の発明の実施例をそれぞれ図１１
、図１３に示す。
て、装置１０１がアクティブ要求を表す信号としてハイ
レベルの信号を出力し、その要求が受け付けられたこと
を表す信号としてハイレベルの信号を受け取り、そして
、装置１００がローレベルのパルス信号を受け取り、且
つローレベルのパルス信号を出力する場合を説明したが
、図９に示すように、装置１０１がアクティブ要求を表
す信号としてローレベルの信号を出力し、その要求が受
け付けられたことを表す信号としてローレベルの信号を
受け取り、そして図１０に示すように、装置１００がハ
イレベルのパルス信号を受け取り、且つハイレベルのパ
ルス信号を出力する場合にも本発明は適用できる。その
場合の第１および第２の発明の実施例をそれぞれ図１１
、図１３に示す。
【００３３】第１の発明のもう一つの実施例である図１
１の回路が図３の回路と異なるのは、ノア回路１２、バ
ッファ回路８、ならびに抵抗１３をそれぞれナンド回路
４８、非反転のバッファ回路４５、ならびに抵抗４７に
置き換え、反転回路４６、４９を追加し、フリップフロ
ップ回路５の出力の接続を変更したことである。そして
ナンド回路４８の出力端子はフリップフロップ回路５の
クロック端子に、ナンド回路４８の一方の入力は入出力
端子１０２にそれぞれ接続され、ナンド回路４８の他方
の入力は反転回路４６の出力に、反転回路４６の入力は
エクスクルーシブ・オア回路７の出力にそれぞれ接続さ
れている。また、抵抗４７は入出力端子１０２とグラン
ドとの間に接続されている。バッファ回路４５の入力は
エクスクルーシブ・オア回路７の出力に、バッファ回路
４５の出力は入出力端子１０２にそれぞれ接続され、バ
ッファ回路４５の制御端子はエクスクルーシブ・オア回
路６の出力に接続されている。また出力端子１０３とフ
リップフロップ回路１のＤ入力との間に反転回路４９が
挿入されている。そしてフリップフロップ回路５の反転
出力は入力端子１０４に接続されている。
１の回路が図３の回路と異なるのは、ノア回路１２、バ
ッファ回路８、ならびに抵抗１３をそれぞれナンド回路
４８、非反転のバッファ回路４５、ならびに抵抗４７に
置き換え、反転回路４６、４９を追加し、フリップフロ
ップ回路５の出力の接続を変更したことである。そして
ナンド回路４８の出力端子はフリップフロップ回路５の
クロック端子に、ナンド回路４８の一方の入力は入出力
端子１０２にそれぞれ接続され、ナンド回路４８の他方
の入力は反転回路４６の出力に、反転回路４６の入力は
エクスクルーシブ・オア回路７の出力にそれぞれ接続さ
れている。また、抵抗４７は入出力端子１０２とグラン
ドとの間に接続されている。バッファ回路４５の入力は
エクスクルーシブ・オア回路７の出力に、バッファ回路
４５の出力は入出力端子１０２にそれぞれ接続され、バ
ッファ回路４５の制御端子はエクスクルーシブ・オア回
路６の出力に接続されている。また出力端子１０３とフ
リップフロップ回路１のＤ入力との間に反転回路４９が
挿入されている。そしてフリップフロップ回路５の反転
出力は入力端子１０４に接続されている。
【００３４】次に、この双方向入出力信号分離回路の動
作を説明する。図１２に示すように、装置１０１がアク
ティブ要求を意味する信号としてローレベルの信号を出
力すると、それは反転回路４９によって反転されてフリ
ップフロップ回路１のＤ入力に与えられる。フリップフ
ロップ回路１はこれをクロック信号ＣＬＫの立上りでラ
ッチし、その結果Ｑ出力はハイレベルとなる。この出力
信号をフリップフロップ２は次のクロック信号ＣＬＫの
立下りでラッチし、その出力信号をフリップフロップ回
路３はさらに次のクロック信号ＣＬＫの立下りでラッチ
し、そしてその出力信号をフリップフロップ回路４はさ
らに次のクロック信号ＣＬＫの立下りでラッチする。そ
の結果、フリップフロップ回路３の出力はフリップフロ
ップ回路２より１クロック分遅れてハイレベルとなり、
フリップフロップ回路４の出力はさらに１クロック分遅
れてハイレベルとなる。
作を説明する。図１２に示すように、装置１０１がアク
ティブ要求を意味する信号としてローレベルの信号を出
力すると、それは反転回路４９によって反転されてフリ
ップフロップ回路１のＤ入力に与えられる。フリップフ
ロップ回路１はこれをクロック信号ＣＬＫの立上りでラ
ッチし、その結果Ｑ出力はハイレベルとなる。この出力
信号をフリップフロップ２は次のクロック信号ＣＬＫの
立下りでラッチし、その出力信号をフリップフロップ回
路３はさらに次のクロック信号ＣＬＫの立下りでラッチ
し、そしてその出力信号をフリップフロップ回路４はさ
らに次のクロック信号ＣＬＫの立下りでラッチする。そ
の結果、フリップフロップ回路３の出力はフリップフロ
ップ回路２より１クロック分遅れてハイレベルとなり、
フリップフロップ回路４の出力はさらに１クロック分遅
れてハイレベルとなる。
【００３５】そして、エクスクルーシブ・オア回路６は
フリップフロップ回路２の出力がハイレベルとなり、フ
リップフロップ回路３の出力がハイレベルとなるまでの
間ハイレベルの信号を制御信号として出力する。そのた
め、バッファ回路８はこの期間中、信号を出力できる状
態になる。一方、エクスクルーシブ・オア回路７はフリ
ップフロップ回路２の出力がハイレベルとなり、フリッ
プフロップ回路４の出力がハイレベルとなるまでの間ハ
イレベルの信号を出力信号として出力する。この出力信
号はバッファ回路４５を通じ、上述したエクスクルーシ
ブ・オア回路６がハイレベルの信号を出力している期間
中に、アクティブ要求のパルス信号５００ａとして入出
力端子１０２に与えられる。エクスクルーシブ・オア回
路７の出力信号は反転回路４６を通じてナンド回路４８
にも与えられているので、エクスクルーシブ・オア回路
７がハイレベルの信号を出力している期間中はナンド回
路４８の出力は強制的にハイレベルに保たれ、バッファ
回路４５の出力信号、すなわちパルス信号５００ａがフ
リップフロップ回路５に入力されることはなく、したが
って出力端子１０３から出力された信号が入力端子１０
４に入力されることが防止される。
フリップフロップ回路２の出力がハイレベルとなり、フ
リップフロップ回路３の出力がハイレベルとなるまでの
間ハイレベルの信号を制御信号として出力する。そのた
め、バッファ回路８はこの期間中、信号を出力できる状
態になる。一方、エクスクルーシブ・オア回路７はフリ
ップフロップ回路２の出力がハイレベルとなり、フリッ
プフロップ回路４の出力がハイレベルとなるまでの間ハ
イレベルの信号を出力信号として出力する。この出力信
号はバッファ回路４５を通じ、上述したエクスクルーシ
ブ・オア回路６がハイレベルの信号を出力している期間
中に、アクティブ要求のパルス信号５００ａとして入出
力端子１０２に与えられる。エクスクルーシブ・オア回
路７の出力信号は反転回路４６を通じてナンド回路４８
にも与えられているので、エクスクルーシブ・オア回路
７がハイレベルの信号を出力している期間中はナンド回
路４８の出力は強制的にハイレベルに保たれ、バッファ
回路４５の出力信号、すなわちパルス信号５００ａがフ
リップフロップ回路５に入力されることはなく、したが
って出力端子１０３から出力された信号が入力端子１０
４に入力されることが防止される。
【００３６】その後、装置１００がパルス信号５００ａ
に対する応答としてアクティブ要求を受け取ったことを
示すハイレベルのパルス信号５００ｂを入出力端子１０
２から出力すると、ナンド回路４８の出力は一旦ローレ
ベルに変化した後、ハイレベルに変化し、フリップフロ
ップ回路５はトリガされてその反転出力はローレベルと
なる。その結果、装置１００がアクティブ要求を受け付
けたことを意味するローレベルの信号が入力端子１０４
に入力される。
に対する応答としてアクティブ要求を受け取ったことを
示すハイレベルのパルス信号５００ｂを入出力端子１０
２から出力すると、ナンド回路４８の出力は一旦ローレ
ベルに変化した後、ハイレベルに変化し、フリップフロ
ップ回路５はトリガされてその反転出力はローレベルと
なる。その結果、装置１００がアクティブ要求を受け付
けたことを意味するローレベルの信号が入力端子１０４
に入力される。
【００３７】次に、装置１０１がアクティブ要求の解除
を意味するハイレベルの信号を出力すると、これは反転
されてフリップフロップ回路１〜４に順次取り込まれ、
各フリップフロップ回路１〜４の出力は順次ローレベル
に変化する。そして、エクスクルーシブ・オア回路６は
、フリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路３の出力がローレベルとなるまで
の間ハイレベルの信号を制御信号として出力する。 そのため、バッファ回路８はこの期間中、信号を出力で
きる状態になる。一方、エクスクルージブ・オア回路７
はフリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路４の出力がローレベルとなるまで
の間ハイレベルの信号を出力信号として出力する。この
出力信号はバッファ回路８で反転され、上述したエクス
クルーシブ・オア回路６がハイレベルの信号を出力して
いる期間に、アクティブ要求の解除を意味するハイレベ
ルのパルス信号５００ｃとして入出力端子１０２に与え
られる。エクスクルーシブ・オア回路７の出力信号は反
転回路４６を通じてナンド回路４８にも与えられている
ので、このハイレベルの信号が入力されている期間中は
ナンド回路４８の出力は強制的にハイレベルに保たれ、
バッファ回路８の出力信号、すなわちパルス信号５００
ｃがフリップフロップ回路５に入力されることはなく、
したがって出力端子１０３から出力された信号が入力端
子１０４に入力されることが防止される。その後、装置
１００がパルス信号５００ｃに対する応答としてアクテ
ィブ要求の解除を意味するハイレベルのパルス信号を受
け取ったことを示すパルス信号５００ｄを入出力端子１
０２から出力すると、ナンド回路４８はこれを反転して
フリップフロップ回路５のクロック端子に出力し、フリ
ップフロップ回路５をトリガするので、フリップフロッ
プ回路５の反転出力はハイレベルに変化する。その結果
、装置１００がアクティブ要求の解除を受け付けたこと
を意味するハイレベルの信号が入力端子１０４に入力さ
れる。
を意味するハイレベルの信号を出力すると、これは反転
されてフリップフロップ回路１〜４に順次取り込まれ、
各フリップフロップ回路１〜４の出力は順次ローレベル
に変化する。そして、エクスクルーシブ・オア回路６は
、フリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路３の出力がローレベルとなるまで
の間ハイレベルの信号を制御信号として出力する。 そのため、バッファ回路８はこの期間中、信号を出力で
きる状態になる。一方、エクスクルージブ・オア回路７
はフリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路４の出力がローレベルとなるまで
の間ハイレベルの信号を出力信号として出力する。この
出力信号はバッファ回路８で反転され、上述したエクス
クルーシブ・オア回路６がハイレベルの信号を出力して
いる期間に、アクティブ要求の解除を意味するハイレベ
ルのパルス信号５００ｃとして入出力端子１０２に与え
られる。エクスクルーシブ・オア回路７の出力信号は反
転回路４６を通じてナンド回路４８にも与えられている
ので、このハイレベルの信号が入力されている期間中は
ナンド回路４８の出力は強制的にハイレベルに保たれ、
バッファ回路８の出力信号、すなわちパルス信号５００
ｃがフリップフロップ回路５に入力されることはなく、
したがって出力端子１０３から出力された信号が入力端
子１０４に入力されることが防止される。その後、装置
１００がパルス信号５００ｃに対する応答としてアクテ
ィブ要求の解除を意味するハイレベルのパルス信号を受
け取ったことを示すパルス信号５００ｄを入出力端子１
０２から出力すると、ナンド回路４８はこれを反転して
フリップフロップ回路５のクロック端子に出力し、フリ
ップフロップ回路５をトリガするので、フリップフロッ
プ回路５の反転出力はハイレベルに変化する。その結果
、装置１００がアクティブ要求の解除を受け付けたこと
を意味するハイレベルの信号が入力端子１０４に入力さ
れる。
【００３８】次に第２の発明のもう一つの実施例につい
て説明する。第２の発明のもう一つの実施例である図１
３の回路が図７の回路と異なるのは、ノア回路１２、バ
ッファ回路８、ならびに抵抗１３をそれぞれナンド回路
４８、非反転のバッファ回路４５、ならびに抵抗４７に
置き換え、反転回路４６、４９を追加し、フリップフロ
ップ回路５の出力の接続を変更したことである。そして
ナンド回路４８の出力端子はフリップフロップ回路５の
クロック端子に、ナンド回路４８の一方の入力は入出力
端子１０２にそれぞれ接続され、ナンド回路４８の他方
の入力は反転回路４６の出力に、反転回路４６の入力は
オア回路７の出力にそれぞれ接続されている。また、抵
抗４７は入出力端子１０２とグランドとの間に接続され
ている。バッファ回路４５の入力はエクスクルーシブ・
オア回路７の出力に、バッファ回路４５の出力は入出力
端子１０２にそれぞれ接続され、バッファ回路４５の制
御端子はエクスクルーシブ・オア回路６の出力に接続さ
れている。また出力端子１０３とフリップフロップ回路
１のＤ入力との間に反転回路４９が挿入されている。そ
してフリップフロップ回路５の反転出力は入力端子１０
４に接続されている。
て説明する。第２の発明のもう一つの実施例である図１
３の回路が図７の回路と異なるのは、ノア回路１２、バ
ッファ回路８、ならびに抵抗１３をそれぞれナンド回路
４８、非反転のバッファ回路４５、ならびに抵抗４７に
置き換え、反転回路４６、４９を追加し、フリップフロ
ップ回路５の出力の接続を変更したことである。そして
ナンド回路４８の出力端子はフリップフロップ回路５の
クロック端子に、ナンド回路４８の一方の入力は入出力
端子１０２にそれぞれ接続され、ナンド回路４８の他方
の入力は反転回路４６の出力に、反転回路４６の入力は
オア回路７の出力にそれぞれ接続されている。また、抵
抗４７は入出力端子１０２とグランドとの間に接続され
ている。バッファ回路４５の入力はエクスクルーシブ・
オア回路７の出力に、バッファ回路４５の出力は入出力
端子１０２にそれぞれ接続され、バッファ回路４５の制
御端子はエクスクルーシブ・オア回路６の出力に接続さ
れている。また出力端子１０３とフリップフロップ回路
１のＤ入力との間に反転回路４９が挿入されている。そ
してフリップフロップ回路５の反転出力は入力端子１０
４に接続されている。
【００３９】次に、この双方向入出力信号分離回路の動
作を説明する。図１４に示すように、装置１０１がアク
ティブ要求を意味する信号としてローレベルの信号を出
力すると、それは反転回路４９によって反転されてフリ
ップフロップ回路１のＤ入力に与えられる。フリップフ
ロップ回路１はこれをクロック信号ＣＬＫの立上りでラ
ッチし、その結果Ｑ出力はハイレベルとなる。この出力
信号をフリップフロップ２は次のクロック信号ＣＬＫの
立下りでラッチし、その出力信号をフリップフロップ回
路３はさらに次のクロック信号ＣＬＫの立下りでラッチ
し、そしてその出力信号をフリップフロップ回路４はさ
らに次のクロック信号ＣＬＫの立下りでラッチする。そ
の結果、フリップフロップ回路３の出力はフリップフロ
ップ回路２より１クロック分遅れてハイレベルとなり、
フリップフロップ回路４の出力はさらに１クロック分遅
れてハイレベルとなる。
作を説明する。図１４に示すように、装置１０１がアク
ティブ要求を意味する信号としてローレベルの信号を出
力すると、それは反転回路４９によって反転されてフリ
ップフロップ回路１のＤ入力に与えられる。フリップフ
ロップ回路１はこれをクロック信号ＣＬＫの立上りでラ
ッチし、その結果Ｑ出力はハイレベルとなる。この出力
信号をフリップフロップ２は次のクロック信号ＣＬＫの
立下りでラッチし、その出力信号をフリップフロップ回
路３はさらに次のクロック信号ＣＬＫの立下りでラッチ
し、そしてその出力信号をフリップフロップ回路４はさ
らに次のクロック信号ＣＬＫの立下りでラッチする。そ
の結果、フリップフロップ回路３の出力はフリップフロ
ップ回路２より１クロック分遅れてハイレベルとなり、
フリップフロップ回路４の出力はさらに１クロック分遅
れてハイレベルとなる。
【００４０】そして、エクスクルーシブ・オア回路６は
フリップフロップ回路２の出力がハイレベルとなり、フ
リップフロップ回路３の出力がハイレベルとなるまでの
間ハイレベルの信号を制御信号として出力する。そのた
め、バッファ回路８はこの期間中、信号を出力できる状
態になる。一方、エクスクルーシブ・オア回路７はフリ
ップフロップ回路２の出力がハイレベルとなり、フリッ
プフロップ回路４の出力がハイレベルとなるまでの間ハ
イレベルの信号を出力信号として出力する。この出力信
号はバッファ回路４５を通じ、上述したエクスクルーシ
ブ・オア回路６がハイレベルの信号を出力している期間
中に、アクティブ要求のパルス信号５００ａとして入出
力端子１０２に与えられる。エクスクルーシブ・オア回
路７の出力信号は反転回路４６を通じてナンド回路４８
にも与えられているので、エクスクルーシブ・オア回路
７がハイレベルの信号を出力している期間中はナンド回
路４８の出力は強制的にハイレベルに保たれ、バッファ
回路４５の出力信号、すなわちパルス信号５００ａがフ
リップフロップ回路５に入力されることはなく、したが
って出力端子１０３から出力された信号が入力端子１０
４に入力されることが防止される。
フリップフロップ回路２の出力がハイレベルとなり、フ
リップフロップ回路３の出力がハイレベルとなるまでの
間ハイレベルの信号を制御信号として出力する。そのた
め、バッファ回路８はこの期間中、信号を出力できる状
態になる。一方、エクスクルーシブ・オア回路７はフリ
ップフロップ回路２の出力がハイレベルとなり、フリッ
プフロップ回路４の出力がハイレベルとなるまでの間ハ
イレベルの信号を出力信号として出力する。この出力信
号はバッファ回路４５を通じ、上述したエクスクルーシ
ブ・オア回路６がハイレベルの信号を出力している期間
中に、アクティブ要求のパルス信号５００ａとして入出
力端子１０２に与えられる。エクスクルーシブ・オア回
路７の出力信号は反転回路４６を通じてナンド回路４８
にも与えられているので、エクスクルーシブ・オア回路
７がハイレベルの信号を出力している期間中はナンド回
路４８の出力は強制的にハイレベルに保たれ、バッファ
回路４５の出力信号、すなわちパルス信号５００ａがフ
リップフロップ回路５に入力されることはなく、したが
って出力端子１０３から出力された信号が入力端子１０
４に入力されることが防止される。
【００４１】その後、装置１００がパルス信号５００ａ
に対する応答としてアクティブ要求を受け取ったことを
示すハイレベルのパルス信号５００ｂを入出力端子１０
２から出力すると、ナンド回路４８の出力は一旦ローレ
ベルに変化した後、ハイレベルに変化し、フリップフロ
ップ回路５はトリガされてその反転出力はローレベルと
なる。その結果、装置１００がアクティブ要求を受け付
けたことを意味するローレベルの信号が入力端子１０４
に入力される。
に対する応答としてアクティブ要求を受け取ったことを
示すハイレベルのパルス信号５００ｂを入出力端子１０
２から出力すると、ナンド回路４８の出力は一旦ローレ
ベルに変化した後、ハイレベルに変化し、フリップフロ
ップ回路５はトリガされてその反転出力はローレベルと
なる。その結果、装置１００がアクティブ要求を受け付
けたことを意味するローレベルの信号が入力端子１０４
に入力される。
【００４２】次に、装置１０１がアクティブ要求の解除
を意味するハイレベルの信号を出力すると、これは反転
されてフリップフロップ回路１〜４に順次取り込まれ、
各フリップフロップ回路１〜４の出力は順次ローレベル
に変化する。そして、エクスクルーシブ・オア回路６は
、フリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路３の出力がローレベルとなるまで
の間ハイレベルの信号を制御信号として出力する。 そのため、バッファ回路８はこの期間中、信号を出力で
きる状態になる。一方、エクスクルーシブ・オア回路７
はフリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路４の出力がローレベルとなるまで
の間ハイレベルの信号を出力信号として出力する。この
出力信号はバッファ回路８で反転され、上述したエクス
クルーシブ・オア回路６がハイレベルの信号を出力して
いる期間に、アクティブ要求の解除を意味するハイレベ
ルのパルス信号５００ｃとして入出力端子１０２に与え
られる。
を意味するハイレベルの信号を出力すると、これは反転
されてフリップフロップ回路１〜４に順次取り込まれ、
各フリップフロップ回路１〜４の出力は順次ローレベル
に変化する。そして、エクスクルーシブ・オア回路６は
、フリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路３の出力がローレベルとなるまで
の間ハイレベルの信号を制御信号として出力する。 そのため、バッファ回路８はこの期間中、信号を出力で
きる状態になる。一方、エクスクルーシブ・オア回路７
はフリップフロップ回路２の出力がローレベルとなり、
フリップフロップ回路４の出力がローレベルとなるまで
の間ハイレベルの信号を出力信号として出力する。この
出力信号はバッファ回路８で反転され、上述したエクス
クルーシブ・オア回路６がハイレベルの信号を出力して
いる期間に、アクティブ要求の解除を意味するハイレベ
ルのパルス信号５００ｃとして入出力端子１０２に与え
られる。
【００４３】そしてこのとき、エクスクルーシブ・オア
回路６のハイレベルの出力信号はノア回路１１を通じ、
反転されてフリップフロップ回路５のリセット端子に入
力される。したがってフリップフロップ回路５はリセッ
トされ、その反転出力はハイレベルに変化してアクティ
ブ要求の解除が受け付けられたことを示すハイレベルの
信号が自動的に装置１０１の入力端子１０４に入力され
る。
回路６のハイレベルの出力信号はノア回路１１を通じ、
反転されてフリップフロップ回路５のリセット端子に入
力される。したがってフリップフロップ回路５はリセッ
トされ、その反転出力はハイレベルに変化してアクティ
ブ要求の解除が受け付けられたことを示すハイレベルの
信号が自動的に装置１０１の入力端子１０４に入力され
る。
【００４４】
【発明の効果】以上説明したように第１の発明による双
方向入出力信号分離回路は、入力端子および出力端子を
個別に有する第１の半導体集積回路装置と、双方向性の
入出力端子を有する第２の半導体集積回路装置とを接続
する回路であり、第１の半導体集積回路装置の出力端子
から出力される信号の論理レベルが変化したとき、出力
制御パルス信号、入力制御パルス信号、ならびに出力パ
ルス信号をそれぞれ出力する出力制御回路、入力制御回
路、ならびに出力信号生成回路と、出力制御回路から出
力制御パルス信号が供給されたとき、出力信号生成回路
が出力する出力パルス信号を第２の半導体集積回路装置
の入出力端子に出力し、出力制御パルス信号が供給され
ないときは出力を高インピーダンスとするバッファ回路
とを備えている。さらに第１の発明の双方向入出力信号
分離回路は、入力制御回路から入力制御パルス信号が供
給されている間は第２の半導体集積回路装置の入出力端
子からのパルス信号をブロックするゲート回路と、この
ゲート回路を介して入出力端子からのパルス信号を受け
取るごとに論理レベルが変化する信号を生成して第１の
半導体集積回路装置の入力端子に印加する入力信号生成
回路とを備えている。したがって第１の発明による双方
向入出力信号分離回路により、外部回路を用いることな
く、また第１の半導体集積回路装置の出力信号が自装置
の入力端子に入力されることなく第１および第２の半導
体集積回路装置を接続することができ、さらに信号の論
理レベルを情報とする第１の半導体集積回路装置とパル
ス信号を情報とする第２の半導体集積回路装置との接続
が可能になる。
方向入出力信号分離回路は、入力端子および出力端子を
個別に有する第１の半導体集積回路装置と、双方向性の
入出力端子を有する第２の半導体集積回路装置とを接続
する回路であり、第１の半導体集積回路装置の出力端子
から出力される信号の論理レベルが変化したとき、出力
制御パルス信号、入力制御パルス信号、ならびに出力パ
ルス信号をそれぞれ出力する出力制御回路、入力制御回
路、ならびに出力信号生成回路と、出力制御回路から出
力制御パルス信号が供給されたとき、出力信号生成回路
が出力する出力パルス信号を第２の半導体集積回路装置
の入出力端子に出力し、出力制御パルス信号が供給され
ないときは出力を高インピーダンスとするバッファ回路
とを備えている。さらに第１の発明の双方向入出力信号
分離回路は、入力制御回路から入力制御パルス信号が供
給されている間は第２の半導体集積回路装置の入出力端
子からのパルス信号をブロックするゲート回路と、この
ゲート回路を介して入出力端子からのパルス信号を受け
取るごとに論理レベルが変化する信号を生成して第１の
半導体集積回路装置の入力端子に印加する入力信号生成
回路とを備えている。したがって第１の発明による双方
向入出力信号分離回路により、外部回路を用いることな
く、また第１の半導体集積回路装置の出力信号が自装置
の入力端子に入力されることなく第１および第２の半導
体集積回路装置を接続することができ、さらに信号の論
理レベルを情報とする第１の半導体集積回路装置とパル
ス信号を情報とする第２の半導体集積回路装置との接続
が可能になる。
【００４５】また、第２の発明による双方向入出力信号
分離回路は、第１の発明の双方向入出力信号分離回路の
入力信号生成回路を、ゲート回路を介して第２の半導体
集積回路装置の入出力端子からの信号を受け取ったとき
第１の論理レベルの信号を生成して第２の半導体集積回
路装置の入力端子に印加し、出力制御回路から出力制御
パルス信号を受け取ったとき第２の論理レベルの信号を
生成して第２の半導体集積回路装置の入力端子に印加す
る回路に置き換えたことを特徴とする。
分離回路は、第１の発明の双方向入出力信号分離回路の
入力信号生成回路を、ゲート回路を介して第２の半導体
集積回路装置の入出力端子からの信号を受け取ったとき
第１の論理レベルの信号を生成して第２の半導体集積回
路装置の入力端子に印加し、出力制御回路から出力制御
パルス信号を受け取ったとき第２の論理レベルの信号を
生成して第２の半導体集積回路装置の入力端子に印加す
る回路に置き換えたことを特徴とする。
【００４６】したがって第２の発明による双方向入出力
信号分離回路により、第１の発明の効果に加え、第１の
半導体集積回路装置が信号を出力したとき、その応答信
号を自動的に生成できるという効果が得られる。
信号分離回路により、第１の発明の効果に加え、第１の
半導体集積回路装置が信号を出力したとき、その応答信
号を自動的に生成できるという効果が得られる。
【図１】第１の発明の双方向入出力信号分離回路を示す
ブロック図である。
ブロック図である。
【図２】第２の発明の双方向入出力信号分離回路を示す
ブロック図である。
ブロック図である。
【図３】第１の発明の双方向入出力信号分離回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図４】図３の双方向入出力信号分離回路に接続する第
１の半導体集積回路装置の出力信号および入力信号を示
すタイミングチャートである。
１の半導体集積回路装置の出力信号および入力信号を示
すタイミングチャートである。
【図５】図３の双方向入出力信号分離回路に接続する第
２の半導体集積回路装置の出力信号および入力信号を示
すタイミングチャートである。
２の半導体集積回路装置の出力信号および入力信号を示
すタイミングチャートである。
【図６】図３の双方向入出力信号分離回路の動作を示す
タイミングチャートである。
タイミングチャートである。
【図７】第２の発明の双方向入出力信号分離回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図８】図７の双方向入出力信号分離回路の動作を示す
タイミングチャートである。
タイミングチャートである。
【図９】第１および第２の発明の他の実施例の双方向入
出力信号分離回路に接続する第３の半導体集積回路装置
の出力信号および入力信号を示すタイミングチャートで
ある。
出力信号分離回路に接続する第３の半導体集積回路装置
の出力信号および入力信号を示すタイミングチャートで
ある。
【図１０】第１および第２の発明の他の実施例の双方向
入出力信号分離回路に接続する第４の半導体集積回路装
置の出力信号および入力信号を示すタイミングチャート
である。
入出力信号分離回路に接続する第４の半導体集積回路装
置の出力信号および入力信号を示すタイミングチャート
である。
【図１１】第１の発明の双方向入出力信号分離回路の他
の実施例を示す回路図である。
の実施例を示す回路図である。
【図１２】図１１の双方向入出力信号分離回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１３】第２の発明の双方向入出力信号分離回路の他
の実施例を示す回路図である。
の実施例を示す回路図である。
【図１４】図１３の双方向入出力信号分離回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１５】入力端子および出力端子を個別に有する半導
体集積回路装置と、双方向性の入出力端子を有する半導
体集積回路装置とを接続するための従来の回路を示す回
路図である。
体集積回路装置と、双方向性の入出力端子を有する半導
体集積回路装置とを接続するための従来の回路を示す回
路図である。
１〜５ フリップフロップ回路
６、７ エクスクルーシブ・オア回路８、４５ バ
ッファ回路 ９、１０、４６、４９ 反転回路 １１、１２ ノア回路 １３、４７ 抵抗 ４８ ナンド回路 １００、１０１、２０６、２０９ 半導体集積回路装
置１０３、２０７ 出力端子 １０４、２０８ 入力端子 １０２、２１０ 入出力端子 ２００ 出力制御回路 ２０１ 入力制御回路 ２０２ 出力信号生成回路 ２０３ バッファ回路 ２０４ ゲート回路 ２０５ 入力信号生成回路
ッファ回路 ９、１０、４６、４９ 反転回路 １１、１２ ノア回路 １３、４７ 抵抗 ４８ ナンド回路 １００、１０１、２０６、２０９ 半導体集積回路装
置１０３、２０７ 出力端子 １０４、２０８ 入力端子 １０２、２１０ 入出力端子 ２００ 出力制御回路 ２０１ 入力制御回路 ２０２ 出力信号生成回路 ２０３ バッファ回路 ２０４ ゲート回路 ２０５ 入力信号生成回路
Claims (2)
- 【請求項１】 双方向性の入出力端子を有する半導体
集積回路装置と入力端子および出力端子を個別に有する
半導体集積回路装置とを接続するための双方向入出力信
号分離回路であって、前記出力端子から出力される信号
の論理レベルが変化したときに出力制御パルス信号を出
力する出力制御回路と、前記出力端子から出力される信
号の論理レベルが変化したときに入力制御パルス信号を
出力する入力制御回路と、前記出力端子から出力される
信号の論理レベルが変化したときに出力パルス信号を生
成する出力信号生成回路と、前記出力制御パルス信号が
供給されている間前記出力パルス信号が前記入出力端子
に印加されることを許容し、前記出力制御パルス信号が
供給されない間は出力を高インピーダンス状態にするバ
ッファ回路と、前記入力制御パルス信号が供給されてい
る間前記入出力端子から出力されるパルス信号をブロッ
クするゲート回路と、該ゲート回路を介して前記入出力
端子から出力されるパルス信号を受容する毎に論理レベ
ルが変化する信号を生成して前記入力端子に印加する入
力信号生成回路とを備えたことを特徴とする双方向入出
力信号分離回路。 - 【請求項２】 双方向性の入出力端子を有する半導体
集積回路装置と入力端子および出力端子を個別に有する
半導体集積回路装置とを接続する双方向性入出力信号分
離回路であって、前記出力端子から出力される信号の論
理レベルが変化したときに出力制御パルス信号を出力す
る出力制御回路と、前記出力端子から出力される信号の
論理レベルが変化したときに入力制御パルス信号を出力
する入力制御回路と、前記出力端子から出力される信号
の論理レベルが変化したときに出力パルス信号を生成す
る出力信号生成回路と、前記出力制御回路から前記出力
制御パルス信号が供給されている間前記出力パルス信号
が前記入出力端子に印加されることを許容し、前記出力
制御パルス信号が供給されない間は出力を高インピーダ
ンス状態にするバッファ回路と、前記入力制御パルス信
号が供給されている間前記入出力端子から出力されるパ
ルス信号をブロックするゲート回路と、該ゲート回路を
介して前記入出力端子から出力されるパルス信号を受容
したときに第１の論理レベルの信号を生成して前記入力
端子に印加し、前記出力制御パルス信号を受容したとき
に第２の論理レベルの信号を生成して前記入力端子に印
加する入力信号生成回路とを備えたことを特徴とする双
方向入出力信号分離回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007221A JP2563679B2 (ja) | 1991-01-24 | 1991-01-24 | 双方向入出力信号分離回路 |
| US07/675,561 US5115149A (en) | 1991-01-24 | 1991-03-28 | Bidirectional I/O signal separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007221A JP2563679B2 (ja) | 1991-01-24 | 1991-01-24 | 双方向入出力信号分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239816A true JPH04239816A (ja) | 1992-08-27 |
| JP2563679B2 JP2563679B2 (ja) | 1996-12-11 |
Family
ID=11659943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3007221A Expired - Fee Related JP2563679B2 (ja) | 1991-01-24 | 1991-01-24 | 双方向入出力信号分離回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5115149A (ja) |
| JP (1) | JP2563679B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726601A (en) * | 1995-05-05 | 1998-03-10 | Siemens Aktiengesellschaft | Integrated circuit and method for producing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620649B1 (en) * | 1993-03-18 | 1997-09-10 | NCR International, Inc. | Transceiver circuit for an integrated circuit |
| KR960008140B1 (ko) * | 1993-12-23 | 1996-06-20 | 현대전자산업 주식회사 | 버스 인터페이스 논리 집적 회로 |
| US5432465A (en) * | 1994-05-06 | 1995-07-11 | Windbond Electronics Corp. | Integrated circuit switchable between a line driver function and a bidirectional transceiver function during the packaging stage of the integrated circuit |
| US5646553A (en) * | 1995-05-10 | 1997-07-08 | 3Com Corporation | Driver for tri-state bus |
| US5656959A (en) * | 1995-11-24 | 1997-08-12 | International Microcircuits, Inc. | Clock synthesizer dual function pin system and method therefor |
| US8006147B2 (en) * | 2009-03-16 | 2011-08-23 | Arm Limited | Error detection in precharged logic |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6096026A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 論理回路 |
| US4789951A (en) * | 1986-05-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Programmable array logic cell |
| US4697107A (en) * | 1986-07-24 | 1987-09-29 | National Semiconductor Corporation | Four-state I/O control circuit |
| JPH01259274A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | 集積回路の試験方式 |
| US5017813A (en) * | 1990-05-11 | 1991-05-21 | Actel Corporation | Input/output module with latches |
-
1991
- 1991-01-24 JP JP3007221A patent/JP2563679B2/ja not_active Expired - Fee Related
- 1991-03-28 US US07/675,561 patent/US5115149A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726601A (en) * | 1995-05-05 | 1998-03-10 | Siemens Aktiengesellschaft | Integrated circuit and method for producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5115149A (en) | 1992-05-19 |
| JP2563679B2 (ja) | 1996-12-11 |
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