KR960008140B1

KR960008140B1 - 버스 인터페이스 논리 집적 회로

Info

Publication number: KR960008140B1
Application number: KR1019930029293A
Authority: KR
Inventors: 김경환
Original assignee: 현대전자산업 주식회사; 김주용
Priority date: 1993-12-23
Filing date: 1993-12-23
Publication date: 1996-06-20
Also published as: US5521537A; JPH0822432A; KR950022137A

Abstract

내용 없음.

Description

버스 인터페이스 논리 집적 회로

제1도는 본 발명 버스 인터페이스 논리 집적 회로의 전체 구성도이다.

제2도는 제1도에 대한 상세 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 시스템 버스 20 : 프로그램 가능 칩

21,22,24,25 : 입/출력부 23 : 결합 논리부

21A,22A,24A,25A : 입/출력 패드 23A,23C : 논리 연산기

23B,23D : 플립플롭 30 : 상위 모듈

본 발명은 데이터 송,수신에 관계되는 버스 인터페이스 논리에 관한 것으로, 특히 프로그램화 된 단일 칩을 사용하여 버스 인터페이스 논리를 집적화 시키도록 한 버스 인터페이스 논리 집적 회로에 관한 것이다.

종래에는 데이터 송,수신에 있어 대부분이 트랜지스터-트랜지스터논리(Transistor-Transistor Logic이하 TTL 이라 칭함)레벨로 구현됨으로써 소형화 하기에 어려운 문제점이 있었다. 이는 미국 특허 제 5218684호에 기재된 바와 같이 여러 칩(30~40개가 보통임)들로 구성됨에 따라 각 칩의 특성 차이로 시스템 전반에 미치는 영향이 컸으며, 또한 상기 각 칩들을 동시에 구동 시켜야 함으로 인해 신호 전송 길이에서 오는 잡음이나 찌그러짐 현상들이 나타나게 되는 문제점이 있었다.

본 발명은 이와같은 종래의 문제점을 감안하여, 프로그램화 된 단일 칩이 인터페이스 기능을 수행하도록 함으로써, 인터페이스 기능 수행시의 불량률과 잡음 현상등을 제거하여 시스템을 안정화 시킴을 특징으로 한다.

즉, 시스템 버스와 상위 모듈 사이에 버스 인터페이스 회로를 구현함에 있어서 프로그램 가능칩을 사용하여 인터페이스 회로를 구현하고, 프로그램 가능칩은 상위 모듈의 제어 신호에 의해 데이터 송수신을 시작하도록 한 것이다.

이하 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명 버스 인터페이스 논리 집적 회로는 제1도에 도시한 바와같이, 시스템 버스(10)와 상위 모듈(30)사이에 프로그램 가능 칩(20)을 사용하여 버스 인터페이스 논리 집적 회로를 구현하고, 이를 통하여 데이터를 송,수신하도록 구성한다. 편의상 시스템 버스(10)에서의 데이터는 대문자 DATA로, 상위 모듈(30)에서의 데이터는 소문자 data로 구분한다. 이 경우 상위 모듈(30)은 컴퓨터의 마이크로 프로세서나 캐치 제어기(cache controller)를 의미한다.

상기 버스 인터페이스 논리 집적 회로를 이루는 프로그램 기능 칩(20)은 제2도에 도시한 바와같이, 시스템 버스(10)와 상위 모듈(30)간의 데이터의 입력 및 출력을 선택하는 입/출력부(21,22), (24,25)와 ; 이 입/출력부(21,22),(24,25)사이의 데어터 송,수신을 위해 입력된 각 변수를 논리 조합(Logic Combine)하여 필요로 하는 값을 출력하는 결합논리부(23)를 포함하여 구성한다.

상기 입/출력부(21,22),(24,25)에서의 (G)는 논리 안정용 버퍼이고, (G1,G2)는 트리 스테이트 논리 연산기(Tri State Gate)이며, 클럭 신호(CLK)은 상위 모듈(30)과 동기하는 클럭, 리셋 신호(RS)는 상위 모듈(30)에 의해 제어되는 리셋 신호이다.

상기 결합 논리부(23)는 입력된 5개의 변수를 조합하여 출력하는 논리 연산기(23A,23C)와 ; 이 논리 연산기(23A,23C)의 출력을 클럭 신호(CLK)의 동기에 의해 제공받아 데이터를 출력하는 플립플롭(23B,23D)을 포함하여 구성한다.

상기 논리 연산기(32A,23C)의 제어신호(CNT1)는 상위 모듈(30)이 데이터를 수신코자할 때 발생하며, 제어신호(CNT2)는 상위 모듈(30)이 데이터를 송신코자할 때 발생하는 신호이다. 이와같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다. 본 발명에서의 프로그램 가능칩(20)은 프로그램 가능한 논리 연산 배열(Programmable Gate Array ; 이하 PGA라 칭한다)패키지를 사용하여 인터페이스 기능을 수행케 한 것으로, 예를 들어 XILINX사의 필드 프로그램 가능한 논리 연산배열(Field Programmable Gate Array ; 이하 FPGA라 칭한다)를 들 수 있다. 이하의 설명은 XILINX의 FPGA의 디자인 구조(design systex)를 기초로 인터페이스 기능을 어떻게 수행하도록 하였는지를 설명한다.

먼저 시스템 버스(10)에서 데이터(DATA 1)를 받아서 상위 모듈(30)로 데이터(data 1)를 전달 할 경우, 시스템 버스(10)를 통해 데이터(DATA 1)가 들어오면, 이 입력된 데이터(DATA 1)는 입/출력부(21)의 입/출력 패드(21A)를 통해 결합 논리부(23)의 내부로 전달된다.

이때, 상기 입력 데이터(DATA 1)가 결합논리부(23)내의 논리 연산기(23A)의 B단자로 접속이 되었다면 상기 논리 연산기(23A)의 출력이 구동되기 위한 초기상태는, 상위 모듈(30)에서 시스템 버스(10)로부터 데이터를 수신하고자 할 때 내보내는 제어 신호(CNT 1)가 액티브로 출력되고, 또한 논리 연산기(23A)의 A단자에 접속된 플립플롭(23B)의 출력(X)이 로우(Low)일 경우이다.

따라서, 상기 A단자에 접속된 플립플롭(23B)의 출력(X)은 시스쳄 버스(10)로부터 데이터(DATA 1)가 들어오기 전인 초기 상태가 로우 이므로, 논리 연산기(23A)에서 플립플롭(23B)으로 들어가는 신호는 1로 구동된다.

한편, 논리 연산기(23A)에서 플립플롭(23B)으로 들어가는 신호가 구동되어 플립플롭(23B)으로 들어갔을 경우, 상기 플립플롭(23B)은 클럭(CLK)에 동기되어 출력(X)을 1로 구동시키면, 이 출력(X)은 입/출력부(24)의 입/출력 패드(24A)를 통해 상위 모듈(30)로 전달됨과 동시에 논리 연산부(23A)의 A단자로 다시 귀한하여 1로 구동된다.

따라서, 다음 클럭(CLK)이 들어 왔을 때 논리 연산기(23A)에서 플립플롭(23B)으로 접속되는 신호는 1로 구동되지 못하므로, 상기 플립플롭(23B)의 출력(X)이 구동되는 시간은 한 클럭(CLK)동안이다.

상기에서 설명한 바를 식으로 나타내면 하기 식(식1)과 같다.

X=DATA 1*CNT*~X……………………………………………(식 1)

(이때 *는 로직 앤드(AND), ~는 한클럭동안 전송되는 출력(X).)

반면에, 상위 모듈(30)에서 데이터(data 1)를 받아서 시스템 버스(10)로 데이터(DATA 1)를 전송 할 경우, 상이 모듈(30)에서 데이터(data 1)가 들어오면, 이 입력된 데이터(data 1)는 입/출력부(24)의 입/출력 패드(24A)를 통해 결합 논리부(23)의 내부로 전달된다.

이때, 상기 입력 데이터(data 1)가 결합 논리부(23)내의 논리 연산기(23A)의 E단자로 접속이 되었다면, 플립플롭(23B)에 접속된 논리 연산기(23A)의 출력이 구동되기 위해서는 상위 모듈(30)에서 시스템 버스(10)로 데이터 전송하고자 할 때 내보내는 제어 신호(CNT2)가 구동되고, 또한 논리 연산기(23A)의 A단자에 접속된 플립플롭(23B)의 출력(X)이 로우 일 경우이다.

여기서, 상기 A단자에 접속된 플립플롭(23B)의 출력(X)은 상위 모듈(30)로부터 데이터(data 1)가 들어오기 전 초기 상태가 로우 이므로, 논리 연산기(23A)에서 플립플롭(23B)으로 들어가는 신호는 1로 구동 될 수 있다.

한편, 논리 연산기(23A)에서 플립플롭(23B)으로 들어가는 신호가 구동되어 플립플롭(23B)으로 들어갔을 경우, 상기 플립플롭(23B)은 클럭(CLK)에 동기되어 출력(X)을 1로 구동 시키면, 이 출력(X)은 입/출력부(21)의 입/출력 패드(21A)를 통해 시스템 버스(10)로 전달됨과 동시에 논리 연산부(23A)의 A단자로 다시 귀한하여 1로 구동된다.

따라서, 다음 클럭(CLK)이 들어 왔을 때 논리 연산기(23A)에서 플립플롭(23B)으로 접속되는 신호는 data 1*CNT2*~X를 만족 시키지 못하므로, 다음 클럭(CLK)에서 플립플롭(23B)의 출력(X)은 1로 구동되지 않는다.

즉, 상기 플립플롭(23B)의 출력(X)이 구동되는 시간은 한 클럭(CLK)동안 이다.

상기에서 설명한 바를 식으로 나타내면 하기 식(식2)과 같다.

X=data 1*CNT2*~X…………………………………………………………(식 2)

(이때 CNT2는 트리 스테이트 논리 연산기(G1)의 트리 스테이트 제어터미널인 T에도 인가된다.)

따라서 상기 식(식1, 식2)을 종합하면, 플립플롭(23B)에서 출력되는 신호(X)는 하기 식(식 3)과 같다.

X=(DATA 1*CNT1+data 1*CNT2)*~X…………………………………(식 3)

(이때 +는 로직 오아(OR)이다)

같은 방법으로 시스템 버스(10)를 통해 데이터(DATA 2)를 수신할 경우, 플립플롭(23D)의 출력(Y)은 하기 식(식 4)과 같이 나타낼 수 있다.

Y=DATA 2*CNT1*~Y………………………………………………………(식 4)

반면에 상위 모듈(30)에서 데이터(data 2)를 전송 할 경우, 플립플롭(23D)의 출력(Y)은 하기 식(식 5)과 같이 나타낼 수 있다.

Y=data 2*CNT2*~Y…………………………………………………………(식 5)

(이때 CNT2는 트리 스테이트 논리 연산기(G2)의 트리 스테이트 제어 터미널인 T에도 인가된다.)

따라서 상기 식(식4, 식5)을 종합하면, 플립플롭(23D)에서 출력되는 신호(Y)는 하기 식(식 6)과 같다.

Y=(DATA 2*CNT1+data 2*CNT2)*~Y…………………………………(식 6)

(이때 ~Y는 한클럭동안 전송되는 출력(Y).)

이상에서 상세히 설명한 바와같이 본 발명은, 프로그램 가능 단일칩을 사용하여 데이터 버스와 상위 모듈간의 버스 인터페이스 논리를 구현 함으로써 회로 설계시 설계 면적을 줄일 수 있고, 잡음 및 칩의 불량률등을 최소화 할 수 있어 시스템을 안정화 시킴으로써 제품의 성능 및 신뢰성을 향상 시킬 수 있는 효과가 있다.

상기에서는 XILINX사의 FPGA(예를들어 모델명 XC3090)가 인터페이스 기능을 수행하는 것을 설명하였으나, ALTERA상의 EPM7256 계열도 사용가능하다.

Claims

시스템 버스(10)와 상위 모듈(30)사이에 버스 인터페이스 회로를 구현함에 있어서, 시스템 버스(10)와 상위 모듈(30)간의 데이터 입력 및 출력을 선택하는 입/출력부(21,22,24,25)와, 이 입/출력부(21,22,24,25)사이의 데이터 송,수신을 위해 입력된 각 변수를 조합하여 필요로 하는 값을 출력하는 결합 논리부(23)를 포함하여 구성된 프로그램 가능칩(20)을 사용하여 인터페이스 회로를 구현하고 ; 프로그램 가능칩(20)은 상위 모듈(30)의 제어 신호에 의해 데이터 송,수신을 시작하도록 하며 ; 상기 결합 논리부(23)는 입력된 5개의 변수를 조합하여 출력하는 논리 연산기(23A,23C)와, 이 논리 연산기(23A,23C)의 출력을 클럭 신호(CLK)에 동기되어 데이터를 출력하는 플립플롭(23B,23D)을 포함하여 이루어짐을 특징으로 하는 버스 인터페이스 논리 집적 회로.