KR0134119Y1 - 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로 - Google Patents

원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로 Download PDF

Info

Publication number
KR0134119Y1
KR0134119Y1 KR2019960005850U KR19960005850U KR0134119Y1 KR 0134119 Y1 KR0134119 Y1 KR 0134119Y1 KR 2019960005850 U KR2019960005850 U KR 2019960005850U KR 19960005850 U KR19960005850 U KR 19960005850U KR 0134119 Y1 KR0134119 Y1 KR 0134119Y1
Authority
KR
South Korea
Prior art keywords
busy signal
chip microcomputer
nand gate
data
computer system
Prior art date
Application number
KR2019960005850U
Other languages
English (en)
Other versions
KR970055761U (ko
Inventor
박종현
Original Assignee
박종현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종현 filed Critical 박종현
Priority to KR2019960005850U priority Critical patent/KR0134119Y1/ko
Publication of KR970055761U publication Critical patent/KR970055761U/ko
Application granted granted Critical
Publication of KR0134119Y1 publication Critical patent/KR0134119Y1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17306—Intercommunication techniques
    • G06F15/17318—Parallel communications techniques, e.g. gather, scatter, reduce, roadcast, multicast, all to all
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Microcomputers (AREA)

Abstract

본 고안은 응답 특성이 빠른 메인 컴퓨터 시스템에서 프로그램의 수행 속도가 느린 원칩 마이크로 컴퓨터로 소정의 데이터를 손실없이 정확하게 전송하는 것이다.
본 고안은 메인 컴퓨터 시스템에서 소정의 데이터를 전송할 경우에 출력하는 스트로브 신호와 원칩 마이크로 컴퓨터가 전송되는 데어터를 입력할 경우에 출력하는 비지신호를 이용하는 것으로서 메인 컴퓨터 시스템의 병렬 인터페이스부에서 스트로브 신호를 발생할 경우에 이 스트로브 신호에 따라 비지신호 발생부가 비지신호를 발생하여 병렬 인터페이스부로 입력시키고, 스트로브 신호에 따라 원칩 마이크로 컴퓨터가 비지신호를 발생하면서 병렬 인터페이스부가 전송하는 소정의 데이터를 입력할 경우에 원칩 마이크로 컴퓨터가 발생한 비지신호에 따라 비지신호 발생부가 계속 비지신호를 발생하여 병렬 인터페이스부로 입력시키며, 데이터의 전송이 완료되어 원칩 마이크로 컴퓨터가 비지신호를 차단할 경우에 비지신호 발생부가 비지신호를 차단하고, 데이터의 전송을 종료한다.

Description

원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로
제1도는 본 고안의 데이터 인터페이스 회로도.
제2도의 (a)∼(d)는 제1도의 각부의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이터 버스 2 : 병렬 인터페이스부
3 : 원칩 마이크로 컴퓨터 4 : 비지신호 발생부
ND1∼ND3: 낸디 게이트 IV1: 인버터
/STRO : 스트로브 신호 BY1, BY2: 비지신호
본 고안은 프로그램의 수행 속도가 느린 원칩(one chip) 마이크로 컴퓨터와 응답 특성이 빠른 메인 컴퓨터 시스템의 병렬 인터페이스부를 상호간에 직접 연결하여 병렬 인터페이스부를 통해 원칩 마이크로 컴퓨터로 소정의 데이터를 전송하는 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로에 관한 것이다.
산업이 발전하고, 제품에 대한 경쟁이 날로 치열해지면서 소정의 회로를 구성할 경우에 완벽하게 동작하고, 복잡한 구성보다는 최소한의 회로 구성으로 동일한 효과를 가질 수 있도록 하는 데 많은 연구가 진행되고 있는 실정이다.
이러한 추세에 일환으로 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 병렬 인터페이스부의 사이에 별도의 회로를 구성함이 없이 선로를 직접 연결하고, 소정의 프로그램을 수행하여 데이터를 전송하였다.
상기한 종래의 기술을 메인 컴퓨터 시스템이 느린 속도로 동작하여 상대적으로 원칩 마이크로 컴퓨터가 빠른 속도로 동작하므로 소정의 데이터를 손실없이 정확하게 전송할 수 있었다.
그러나 최근에 컴퓨터 기술의 발전과 더불어 메인 컴퓨터 시스템이 매우 빠른 속도로 동작하고, 상대적으로 원칩 마이크로 컴퓨터가 느린 속도로 동작하므로 소정의 프로그램만을 수행하여 데이터를 전송할 경우에 전송하는 데이터가 손실되는 등의 여러 가지 문제점이 있었다.
따라서 본 고안의 목적은 프로그램의 수행 속도가 느린 원칩 마이크로 컴퓨터와 응답 특성이 빠른 메인 컴퓨터 시스템의 병렬 인터페이스부를 상호간에 직접 연결하여 원칩 마이크로 컴퓨터로 소정의 데이터를 손실없이 전송할 수 있도록 하는 간단한 구성의 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로를 제공하는 데 있다.
이러한 목적을 달성하기 위한 본 고안의 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로는, 메인 컴퓨터 시스템에서 소정의 데이터를 전송할 경우에 출력하는 스트로브(strobe) 신호 및 원칩 마이크로 컴퓨터가 전송되는 데이터를 입력할 경우에 출력하는 비지(busy) 신호를 이용하는 것으로서 메인 컴퓨터 시스템의 병렬 인터페이스부에서 스트로브 신호를 발생할 경우에 이 스트로브 신호에 따라 비지신호 발생부가 비지신호를 발생하여 병렬 인터페이스부로 입력시키고, 스트로브 신호에 따라 원칩 마이크로 컴퓨터가 비지신호를 발생하면서 병렬 인터페이스부를 통해소정의 데이터를 입력할 경우 원칩 마이크로 컴퓨터가 발생한 비지신호에 따라 비지신호 발생부가 계속 비지신호를 발생하여 병렬 인터페이스부로 입력시키며, 데이터의 전송이 완료되어 원칩 마이크로 컴퓨터가 비지신호를 차단할 경우에 비지신호 발생부가 비지신호를 차단하고, 데이터의 전송을 종료하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 고안의 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로를 상세히 설명한다.
제1도는 본 고안의 데이터 인터페이스 회로도이다. 이에 도시된 바와 같이, 스트로브 신호(/STRO)를 발생하고 데이터 버스(1)를 통해 데이터를 전송하는 응답 속도가 빠른 메인 컴퓨터 시스템의 병렬인터페이스부(2)와 상기 스트로브신호(/STRO)에 따라 비지신호(BY1)를 발생하면서 데이터 버스(1)통해 전송되는 데이터를 입력하는 처리 속도가 느린 원칩 마이크로 컴퓨터(3)와, 상기 스트로브 신호(/STRO)에 따라 비지신호(BY2)를 발생하여 상기 병렬 인터페이스부(2)에 입력시키고 상기 원칩 마이크로 컴퓨터(3)가 비지신호(BY1)를 발생할 경우에 비지신호(BY2)를 계속 발생시키며 비지신호(BY1)를 차단할 경우에 비지신호(BY2)를 차단하는 비지신호 발생부(4)로 구성하였다.
여기서, 비지신호 발생부(4)는, 병렬 인터페이스부(2)에서 출력되는 스트로브 신호(/STRO)가 낸드 게이트(ND1)의 일측 입력단자에 인가되게 접속되고, 원칩 마이크로 컴퓨터(3)가 발생하는 비지신호(BY1)가 인버터(IV1)를 통해 낸드 게이트(ND2)(ND3)의 일측 입력단자에 인가되게 접속되어 낸드 게이트(ND1)의 출력단자는 낸드 게이트(ND2)의 타측 입력단자에 접속되고, 낸드 게이트(ND2)의 출력단자는 낸드 게이트(ND1)(ND3)의 타측 입력단자에 접속되어 낸드 게이트(ND3)의 출력단자에서 비지신호(BY2)가 출력되게 하였다.
이와 같이 구성된 본 고안의 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로는 병렬 인터페이스부(2)에서 제2도의 (a)에 도시된 바와 같이 스트로브 신호(/STRO)가 고전위로 출력되고, 원칩 마이크로 컴퓨터(3)가 제2도의 (b)에 도시된 바와 같이 비지신호(BY1)를 고전위로 출력할 경우에 고전위의 비지신호(BY1)가 비지신호 발생부(4)의 인버터(IV1)를 통해 제2도의 (c)에 도시된 바와 같이 저전위로 반전되어 낸드 게이트(ND2)(ND3)의 일측 입력단자에 인가되므로 낸드 게이트(ND2)(ND3)가 제2도의 (e) 및 (f)에 도시된 바와 같이 모두 고전위를 출력하고, 낸드 게이트(ND2)가 출력한 고전위는 고전위의 스트로브 신호(/STRO)와 함께 낸드 게이트(ND1)에 입력되어 낸드 게이트(ND1)는 제2도의 (c)에 도시된 바와 같이 저전위를 출력하게 된다.
이와 같은 상태에서 원칩 마이크로 컴퓨터(3)가 시간(t1)에 제2도의 (b)에 도시된 바와 같이 비지신호(BY1)를 저전위로 출력하면, 저전위의 비지신호(BY1)는 인버터(IV1)를 통해 제2도의 (c)에 도시된 바와 같이 고전위로 반전되어 낸드 게이트(ND2)(ND3)의 일측 입력단자에 인가된다.
이 때, 낸드 게이트(ND1)는 상기한 바와 같이 초기 상태에서 저전위를 출력하고 있으므로 낸드 게이트(ND2)가 제2도의 (e)에 도시된 바와 같이 계속 고전위를 출력하고, 낸드 게이트(ND2)가 출력한 고전위와 인버터(IV1)가 출력하는 고전위에 의해 낸드 게이트(ND3)가 저전위를 출력하여 초기화 상태로 된다.
이와 같은 상태에서 메인 컴퓨터 시스템의 병렬 인터페이스부(2)를 통해 원칩 마이크로 컴퓨터(3)로 소정의 데이터를 전송하기 위하여 제2도의 (g)에 도시된 바와 같이 데이터 버스(1)로 소정의 데이터를 출력하고, 제2도의 (a)에 도시된 바와 같이 시간(t2)에 저전위 스트로브 신호(/STRO)를 발생하게 되면, 저전위 스트로브 신호(/STRO)가 원칩 마이크로 컴퓨터(3)에 입력되어 전송할 소정의 데이터가 있음을 알리게 된다.
그리고 저전위 스트로브 신호(/STRO)에 의해 낸드 게이트(ND1)가 제2도의 (d)에 도시된 바와 같이 고전위를 출력하여 낸드 게이트(ND2)의 타측 입력단자에 인가된다.
이 때, 원칩 마이크로 컴퓨터(3)는 비지신호(BY1)을 저전위로 출력하고, 인버터(IV1)를 통해 고전위로 반전되어 낸드 게이트(ND2)(ND3)의 일측 입력단자에 인가되어 있으므로 낸드 게이트(ND2)는 제2도의 (e)에 도시된 바와 같이 저전위를 출력하고, 낸드 게이트(ND3)는 제2도의 (f)에 도시된 바와 같이 고전위의 비지신호(BY2)를 출력하여 병렬 인터페이스부(2)를 통해 메인 컴퓨터 시스템으로 입력된다.
이와 같은 상태에서 시간(t3)에 병렬 인터페이스부(2)가 제2도의 (a)에 도시된 바와 같이 스트로브 신호(/STRO)를 고전위로 출력하여 낸드 게이트(ND1)의 일측 입력단자에 인가된다.
이 때, 낸드 게이트(ND2)가 출력하는 저전위가 낸드 게이트(ND1)의 타측 입력단자에 인가되어 있으므로 낸드 게이트(ND1)는 제2도의 (d)에 도시된 바와 같이 계속 고전위를 출력하고, 이로 인하여 낸드 게이트(ND2)가 계속 저전위를 출력하고, 낸드 게이트(ND3)가 계속 고전위의 비지신호(BY2)를 출력하여 병렬 인터페이스부(2)가 데이터 버스(1)를 통해 전송 데이터를 계속 출력하게 된다.
이와 같은 상태에서 원칩 마이크로 컴퓨터(3)가 스트로브 신호(/STRO)에 따라 데이터를 수신할 준비가 되어 시간(t4)에 제2도의 (b)에 도시된 바와 같이 비지신호(BY1)를 고전위로 출력하게 되면, 출력한 고전위의 비지신호(BY1)는 인버터(IV1)를 통해 제2도의 (c)에 도시된 바와 같이 저전위로 반전되어 낸드 게이트(ND2)(ND3)의 일측 입력단에 인가된다.
그러면, 인버터(IV1)가 출력하는 저전위에 의해 낸드 게이트(ND2)가 제2도의 (마)에 도시된 바와 같이 고전위를 출력하고, 낸드 게이트(ND2)가 출력하는 고전위와 고전위의 스트로브 신호(/STRO)에 의해 낸드 게이트(ND1)가 제2도의 (d)에 도시된 바와 같이 저전위를 출력하게 되며, 낸드 게이트(ND3)는 인버터(IV1)가 출력하는 저전위에 의해 제2도의 (f)에 도시된 바와 같이 계속 고전위를 출력하게 된다.
그러므로 메임 컴퓨터 시스템은 병렬 인터페이스부(2)를 통해 데이터 버스(1)로 제2도의 (g)에 도시된 바와 같이 계속 전송 데이터를 출력하게 되고, 원칩 마이크로 컴퓨터(3)는 데이터 버스(1)를 통해 전송되는 데이터를 수신하게 된다.
이와 같은 상태에서 원칩 마이크로 컴퓨터(3)가 데이터의 수신을 완료하고, 시간(t5)에 제2도의 (b)에 도시된 바와 같이 비지신호(BY1)를 저전위로 출력하게 되면, 인버터(IV1)가 고전위를 출력하여 낸드 게이트(ND2)(ND3)의 일측 입력단자에 인가되므로 낸드 게이트(ND3)가 제2도의 (f)에 도시된 바와 같이 저전위를 출력하여 병렬 인터페이스부(2)는 데이터 버스(1)로 제2도의 (g)에 도시된 바와 같이 데이터를 출력하지 않게 되고, 낸드 게이트(ND2)는 낸드 게이트(ND1)가 출력하는 저전위에 의해 계속 고전위를 출력하여 초기화 상태로 된다.
이상에서와 같이 본 고안은 응답 속도가 빠른 메인 컴퓨터 시스템과 속도가 느린 원칩 마이크로 컴퓨터를 직접 연결하여 메인 컴퓨터 시스템에서 원칩 마이크로 컴퓨터로 소정의 데이터를 전송할 경우에 스트로브 신호에 따라 메인 컴퓨터 시스템이 전송할 데이터를 출력하게 비지신호를 발생하고, 원칩 마이크로 컴퓨터가 데이터의 수신을 완료하였을 경우에 비지신호를 차단하여 데이터의 전송동작을 완료하는 것으로서 회로의 구성이 매우 간단함은 물론 응답 속도가 빠른 메인 컴퓨터 시스템에서 속도가 느린 원칩 마이크로 컴퓨터로 소정의 데이터를 손실없이 정확하게 전송할 수 있다.

Claims (2)

  1. 스트로브 신호(/STRO)를 발생하고 데이터 버스(1)를 통해 데이터를 전송하는 응답 속도가 빠른 메인 컴퓨터 시스템의 병렬 인터페이스부(2)와, 상기 스트로브 신호(/STRO)에 따라 비지신호(BY1)를 발생하면서 데이터 버스(1)를 통해 전송되는 데이터를 입력하는 처리 속도가 느린 원칩 마이크로 컴퓨터(3)와, 상기 스트로브 신호(/STRO)에 따라 비지신호(BY2)를 발생하여 상기 병렬 인터페이스부(2)에 입력시키고 상기 원칩 마이크로 컴퓨터(3)가 비지신호(BY1)를 발생할 경우에 비지신호(BY2)를 계속 발생시키며 비지신호(BY1)를 차단할 경우에 비지신호(BY2)를 차단하는 비지신호 발생부(4)로 구성됨을 특징으로 하는 원칩 마이크로 컴퓨터와 병렬 인터페이스부의 데이터 인터페이스 회로.
  2. 제1항에 있어서, 비지신호 발생부(4)는, 병렬 인터페이스부(2)가 발생하는 스트로브 신호(/STRO)가 낸드 게이트(ND1)의 일측 입력단자에 인가되게 접속되고, 원칩 마이크로 컴퓨터(3)가 발생하는 비지신호(BY1)가 인버터(IV1)를 통해 낸드 게이트(ND2)(ND3)의 일측 입력단자에 인가되게 접속되어 낸드 게이트(ND1)의 출력단자는 낸드 게이트(ND2)의 타측 입력단자에 접속되고, 낸드 게이트(ND2)의 출력단자는 낸드 게이트(ND1)(ND3)의 타측 입력단자에 접속되어 낸드 게이트(ND3)의 출력단자에서 비지신호(BY2)가 출력되게 구성함을 특징으로 하는 원칩 마이크로 컴퓨터와 병렬 인터페이스부의 데이터 인터페이스 회로.
KR2019960005850U 1996-03-25 1996-03-25 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로 KR0134119Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019960005850U KR0134119Y1 (ko) 1996-03-25 1996-03-25 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019960005850U KR0134119Y1 (ko) 1996-03-25 1996-03-25 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로

Publications (2)

Publication Number Publication Date
KR970055761U KR970055761U (ko) 1997-10-13
KR0134119Y1 true KR0134119Y1 (ko) 1999-01-15

Family

ID=19452512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019960005850U KR0134119Y1 (ko) 1996-03-25 1996-03-25 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로

Country Status (1)

Country Link
KR (1) KR0134119Y1 (ko)

Also Published As

Publication number Publication date
KR970055761U (ko) 1997-10-13

Similar Documents

Publication Publication Date Title
KR970076288A (ko) 핫 플러거블 모듈식 베이를 갖는 휴대용 컴퓨터를 제공하는 방법 및 장치
KR910010529A (ko) 시프트 레지스터 장치
US4322794A (en) Bus connection system
KR970059951A (ko) Pcmcia 카드를 위한 인터럽트 분배 기술
KR940012160A (ko) 확장가능한 중앙 처리 장치
KR960042413A (ko) 데이터 처리 시스템
ATE38729T1 (de) Schaltkreis-baustein.
KR950704757A (ko) Ic 카드 리더라이터 및 그 제어방법
KR0134119Y1 (ko) 원칩 마이크로 컴퓨터와 메인 컴퓨터 시스템의 데이터 인터페이스 회로
KR19990057223A (ko) 입력 버퍼들을 구비한 반도체 장치
KR970049492A (ko) 버스 제어기를 갖는 데이타 프로세서
JPH0738399A (ja) 双方向バッファ回路
KR910003475A (ko) 시퀀스 제어장치
RU2047894C1 (ru) Устройство для вычисления симметрических булевых функций
KR840000385B1 (ko) 버스 접촉 시스템
KR960008140B1 (ko) 버스 인터페이스 논리 집적 회로
KR890005154B1 (ko) 쿼드유와트 칩 선택제어회로
KR920004415B1 (ko) 데이타 전송회로 및 방법
KR0119303Y1 (ko) 아이알 포트와 시리얼 포트 고유장치
KR950020167A (ko) 피씨아이(pci)카드의 아이사(isa) 카드로의 전환장치
SU1541625A2 (ru) Устройство дл сопр жени абонента с общей магистралью
SU1621143A1 (ru) Триггер IK-типа
KR0158640B1 (ko) 데이타 버스 제어회로
SU1037233A1 (ru) Устройство дл ввода информации
KR950033812A (ko) 산술 논리 연산장치와 다중 가산기들 사이의 데이타 전송회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20030929

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee