KR890005154B1 - 쿼드유와트 칩 선택제어회로 - Google Patents

Abstract

내용 없음.

Description

쿼드유와트 칩 선택제어회로

제1도는 종래의 유와트들을 사용한 기본적인 보조시스템의 제어장치

제2도는 일반적인 쿼드유와트의 블럭도.

제3도는 본 발명의 쿼드유와트 선택제어회로도.

제4도는 본 발명의 선택제어회로를 갖는 쿼드유와트를 사용한 보조시스템 제어장치의 실시예.

본 발명은 병렬로 데이터를 처리하는 시스템과 비동기 직력테이터를 처리하는 시스템을 인테페이스(Interface)시켜주는 집적회로에 관한 것으로 특히 쿼드유와트의 선택제어회로에 관한 것이다.

일반적으로 중앙처리장치(CPU : Central Processing Unit)와 같이 병렬로 데이터를 처리하는 시스템과 보조시스템(Sub-System)과 같이-비동기 직렬데이터를 처리하는 시스템간의 전송거리가 멀리 떨어져 있을때 병렬 인터페이스를 사용하면 여러가지의 문제가 발생하여 왔다.

첫번째 중앙처리장치와 보조시템 사이에 다심의 연결케이블 설치가 불편하고, 둘째로 신호에 노이즈(Noise)가 들어오기 쉽게 되며 오동작의 원인이 되었다. 이러한 노이즈는 필터를 사용하던가 또는 전류레벨신호를 사용함으로서 제거할 수 있으나 그것보다는 직력 인터페이스를 사용하여 제어신호나 데이터 비트를 직렬형식으로 전송하는 것이 편리하였다.

상기 직렬형식에서는 1조의 전선을 사용하여 송신측으로 부터는 개개의 별도로 보내지고 수신측에서는 개개의 비트를 모아 원래의 데이터로 재구성한다.

중앙처리장치는 병렬데이터만 다루기 때문에 송신축에서는 병렬-직렬 변환을, 수신측에서는 직렬-병렬변환을 실행할 필요가 있었으며 또한 데이터를 확실하게 송, 수신을 하기 위해 비동기 직렬통신방식이 널리 사용되어 왔다. 또한 중앙처리장치와 같이 병렬로 데이터를 처리하는 시스템과 비동기식 직렬데이터를 처리하는 보조시스템간의 인터페이스 소자로는 범용비동기 리시버와 트랜스미터(Universal Asynchronous Receiver/Transmitter : 이하유와트(UART라 칭함)가 넓게 쓰여왔다.

그러나 상기 유와트는 한 보조시스템을 제어하기 위해서는 한개의 유와트가 필요하였으며, 제1도에 도시한 바와 같이 한 메인시스템(Main system)(10)에 SI에서 SN까지 N개의 보조시스템을 연결시 유와트도 U1에서 UN까지 N개가 연결되어 메인시스템(10)이 상기 N개의 유와트를 통하여 N개의 보조시스템을 제어하게 되어있었다.

또한 보조시스템의 증가시 유와트의 증가가 동시에 상기 유와트에 데이터를 입력하며 제어하는 신호가 전송되는 인터페이스라인(Interface line)의 증가로 시스템의 대형화를 가져왔으며 특히 전화기 시스템에서 사용되는 신호인터페이스부분(SignaIIing Interface Part)의 대형화를 초래하는 문제점이 있었으며 사용자의 증가에 따른 보오드(Board)의 수와 시스템의 소형화를 기대하기가 어려웠다. 따라서 상기 문제를 해결하기 이해 제안된 것이 선출원된 실용신안 출원번호 86-1469인 쿼드유화트였다.

상기의 쿼드유와트는 병렬로 데이터를 처리하는 시스템과 비동기 직렬데이터를 처리하는 시스템을 인터페이스 시키기 위한 회로에 있어서, 제2도에 도시한 바와 같이 병렬로 데이터를 처리하는 시스템에서 출력되는 어드레스신호(CSO, CS1, CS2, CS4)와 제어신호(E, RS, R/W)를 입력하여 각각의 출력단자(A), (B), (C), (D)로 칩셀렉터신호 및 제어신호 출력하는 선택제어회로(25)와, 병렬데이터를 입출력시키는 메인데이터버스(MDB : Main Data Bus)와, 상기 선택제어회로(25)의 출력단자(A), (B), (C), (D)에서 출력되는 칩셀렉터신호와 제어신호에 따라 선택되며 메인데이터버스(MDB)로 입력하는 병렬데이터신호와 수신단자(Rx)로 입력되는 비동기 직렬데이터신호를 처리하는 제1-4유와트(20, 21, 22, 23)와, 상기 유와트(20,21,22,23)를 리세트시킬 수 있는 리세트단자(Reset)로 구성되어 있다.

그리고 상기 유와트들(20-23)에 공통으로 인가되는 신호들RTS1-4, CTS1-4,TxRx CLK1-4,

1-4는 각각 송신요구번호, 송신허가신호, 송수시클럭신호 및 데이타 억세스시에 마이컴으로터 출력되는 제어신호이다.

상기 신호들은 데이타 인터페이스 장치에 있어서 통상적으로 필요한 신호들이다.

한편 상기 쿼드유와트는 선택제어회로(25)의 어드레스 입력단자인 CS0, CS1, CS2, CS3, CS4와 제어입력신호단자인 E(Enable), RS(Register Selector), R/W(Read/Write)에 신호가 입력되고 출력돤자(A)로 칩셀렉터 신호와 제어신호가 출력하여 제1유와트(20)로 입력되면 메인데이터버스(MDB)를 통하여 입력되는 병렬데이터 신호는 제1유와트(20)에 의해서 비동기 직렬데이터로 변환되어 단자(Tx1)를 통하여 출력되며, 비동기 직렬데이터 수신단자(Rx1)로 데이터가 입력하면 선택제어회로(25)의 제어신호에 따라 병렬데이터로 변환되어 메이데이터버스(MDB)를 통해 줄력된다.

또한 상기 칩 선택제어회로(25)의 출력단자(B)로 칩인에이블신호 및 제어신호가 출력하면 제2유와트(21)가 선택되어 메이데이터버스(MDB)를 통하여 입력되는 병렬데이터는 비동기 직렬데이터로 변환되어 메인데이터버스(MDB)를 통하여 출력된다.

상술한 바와 같이 기출원된 실용신안등록 출원번호 87-1496호의 쿼드유와트는 개별적인 유와트 4개를 하나의 칩에 집적화하는 쿼드유와트 칩구성에 관한 것이었으며 선택제어회로에 대해서는 언급된바 없다. 그로나 실제적으로는 선택제어회로가 있으므로써 4개의 유와트를 집적화하여 메인시스템과 보조시스템간의 인터페이스 라인의 축소하는 유용한 효과를 갖게 되므로 선택제어회로가 매우 중요하다.

따라서 본 발명의 목적은 보다 효율적인 칩선택제어회로를 제공함에 있다.

따라서 상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은 선택제어회로에서 어드레스신호인 CS0, CS1, CS2, CS3, CS4와 제어신호인 RS, R/W, E신호를 입력으로하여 상기 제2도의 제1-4유와트(20, 21, 22, 23)중 1개의 유와트를 선택하여 제어할 수 있는 칩셀렉터신호 CS00, CS01, CS10, CS11와 제어신호 WR1, WR1, WR2, WR, RS, RS, RD-EN, E를 축력함을 특징으로 한다.

이하 도면을 참조하여 상세히 설명한다.

제3도는 본 발명 선택제어회로의 내부 상세회로도로써, 입력단자는 CS2, CS3, CS4, CS1, RS, R/W, E가 있고 출력단자는 N1, N2, N3, N4게이트를 통해서 각각 출력되는 WR0, WR1, WR2, WR3와 N5, N6, N7, B8게이트를 통해서 각각 출력되는 CS00, CS01, CS10, CS11와, N10게이트를 통해 출력되는 RD-EN와, RS 입력단자로부터 I18, I19의 반전게이트를 통해서 지연출력되는 RS와, 상기 지연된 RS출력이 I20게이트를 거쳐 반전 출력되는 RS와, E입력단자로부터 I23, I24의 반전게이트를 통해서 지연출력되는 E가 있다.

상기 입력단자 CS2는 반전게이트 I1, I2를 통해서 N1, N2, N3, N4게이트에 각각 접속되고, I1, I2게이트와 연결된 I3, I4게이트를 통해서 N9게이트에 접속되며, 상기 입력단자 CS3는 반전게이트 I5,I6를 통해서N1, N2, N3, N4게이트에 각각 접속되고, I5, I6게이트와 연결된 I7, I8게이트를 통해서 N9게이트에 접속되며, 상기 입력단자 CS4는 반전게이트 I9, I10, I11를 통해서 N1, N2, N3, N4게이트에 각각 접속되고 I9, I10, I11게이트와 연결된 I12, I13게이트를 통해서 N9게이트에 접속되며, 상기 입력단자 CS0는 반전게이트 I14를 통해서 N1, N2, N5, N6게이트에 접속되고, I14게이트와 연결된 I15게이트를 통해서 N3, N4, N7, N8에 접속되며, 상기 입력단자 CS1은 반전게이트 I16을 통해서 N1, N3, N5, N7게이트에 접속되고 I16게이트와 연결된 I17게이트를 통해서 N2, N4, N6, N8게이트에 접속되며, 상기 입력단자 R/W는 반전게이트 I21를 통해서 N1, N2, N3, N4게이트에 접속되고, I21게이트와 연결된 I22게이트를 통해서 N9게이트에 접속되며, 상기 N9게이트는 반전게이트 I25를 통해 입력단자와 같이 N10게이트에 접속되어 있다.

상기와 같은 본 발명 선택제어회로의 동작은 CS2, CS3, CS4신호가 각각 1(High), 1(Hinn), 0(Low)인 조건하에서 CS0, CS1의 2비트만 가지고 유와트를 선택제어하게 된다.

또한 R/W신호가 1이면서 입력신호(CS0, CS1)이 (0, 0)일때는 제1유와트, (0, 1)일때는 제2유와트, (1, 0)일때는 제3유와트, (1, 1)일때는 제4유와트가 선택되며, R/W신호가 1일때는 N9게이트와 I25게이트를 거친 RD신호가 E입력과 같이 연결된 N10으로 RD-EN신호를 출력하여 리드(Read)가 가능하게 되고, R/W신호가 0일때는 CS0 와 CS1의 신호에 따라 WR0, WR1, WR2, WR3중 1개가 선택되어 라이트(Write)하게 된다.

한편 제4도는 상기 제3도에 도시된 본 발명의 선택제어회로를 갖는 쿼드유와트를 사용하여 보조시스템을 제어하는 실시예의 회로도로서 병렬 데이터를 입력하는 메인시스템(30)으로 4개의 보도시스템(40)을 제어할때 쿼드유와트(35)를 사용하여 인터페이스시 데이처 버스와 콘트롤버스를 공용으로 하기 때문에 효율적으로 데이터를 처리할 수 있다.

상기 제4도에서 쿼드유와트(35)는 메인시스템(30)과 8비트의 데이타를 상기 제2도의 메인데이타 버스 MDB를 통해 주고받으며 8개의 제어신호들(CS2, CS3, CS4, CS1, RS, R/W, E)을 제2도에 도시된 쿼드유와트 선택제어회로(25)로 입력하고 있다.

또한 상기 제4도에서는 4개의 보조시스템(40)들을 제2도에 있는 4개의 유와트들(20-23)로 부터 출력되는 송신요구신호들 TX1-4을 각각 입력하고, 상기 쿼드유와트(35)는 상기 제2도의 4개의 유와트들(20-23)을 통해 상기 4개의 보조시스템(40)들로 부터 출력되는 각각의 송신허가신호들 RX1-4을 인가받는 관계가 되시되어 있다.

Claims (1)

1. 병렬데이터를 처리하는 시스템과 비동기 직렬데이터를 처리하는 시스템의 인터페이스를 위한 4개의 유와트로 구성된 쿼드유와트를 제어하는 제어부를 구비한 쿼드유와트 칩선택 제어회로에 있어서, 상기 제어로부터 어드레스신호(CS2-CS3)를 인버터(I1-I8)에서 버퍼링하고 다른 어드레스신호(CS4)를 인버터(I9-I13)에서 인버팅 및 버퍼링하며 칩선택제어신호인 어드레스(CS0­CS1)를 인버팅 및 버퍼링하는 제1수단과, 상기 제어부로부터 제어신호(RS, R/W, E)를 인버터(I18-I20)에서 버퍼링 및 인버팅하여 상기쿼드유와트 레지스터선택(RS, RS)신호를 출력하고 인버터(I23-I24)에서 버퍼링하여 인에이블(E)신호를 출력하며 인버터(I21-I22)에서 인버팅 및 버퍼링하는 제2수단과, 상기 제1수단과 제2수단의 논리출력을 낸드게이트(N1-N4)로 입력하여 상기 각 유와트 라이트신호를 발생는 제3수단과, 상기 제1수단의 논리출력을 낸드게이트(N5-N8)에 입력하여 상기 각 유와트 선택신호를 발생하는 제4수단과, 상기 제1수단과, 제2수단의 논리출력을 낸드게이트(N9-N10)에 입력하여 상기 유와트 리드신호를 발생하는 제5수단으로 구성됨을 특징으로 하는 쿼드유와트 칩 선택제어회로.

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