KR950014995B1

KR950014995B1 - 데이타 버퍼 인에이블 회로

Info

Publication number: KR950014995B1
Application number: KR1019930026420A
Authority: KR
Inventors: 김진호
Original assignee: 대우전자주식회사; 배순훈
Priority date: 1993-12-03
Filing date: 1993-12-03
Publication date: 1995-12-21
Also published as: KR950020120A

Abstract

내용 없음.

Description

데이타 버퍼 인에이블 회로

제1도는 종래 발명에 대한 블록도,

제2도는 본 발명에 따른 블록도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : CPU 20 : 데이타 버퍼

30 : 보오드 40 : 보오드 데이타 버퍼

50 : 보오드 어드레스 디코더 60 : 보오드

70 : 보오드 데이타 버퍼 80 : 보오드 어드레스 디코더

90 : 데이타 버퍼 인에이블 회로

본 발명은 CPU로부터의 동일 데이타/어드레스 버스라인을 사용하는 보오드로 구성된 시스템에 있어서, 보오드의 변경, 추가 삭제가 용이하도록 별도의 데이타 버퍼 인에이블 회로없이 각 보오드의 보오드 어드레스 데코우더로부터 생성되는 트리테이트 별도의 데이타 버퍼 인에이블 신호를 이용해 데이타 버퍼를 인에블시킬 수 있도록 한 데이타 버퍼 인에이블 회로에 관한 것이다.

동일 데이타/어드레스 버스라인을 이용하는 여러장의 보드로 구성된 시스템에 있어서 CPU와 각 보오드 간에 데이타와 어드레스를 원활히 주고 받기 위해서는 즉 CPU로부터 어드레스가 각 보오드에 정확히 전달되고 또한 CPU와 각 보오드 간에 데이타를 정확히 서로 전송하기 위해서는 버퍼가 반드시 필요하다.

종래 동일 데이타/어드레스 버스라인을 여러장의 보오드가 이용하는 시스템에 있어서는 제1도에서와 같이 CPU(10)로부터의 데이타가 데이타 버퍼(20)와 각 보오드(30)(60)의 보오드 데이타 버퍼(40)를 통해 각 보오드상의 각각의 회로에 전달된다.

또한 CPU(10)로부터 출력된 어드레스는 어드레스 버스를 통해 각 보오드(30)(60)의 보오드 어드레스 디코더(80)로 보내져 각 보오드(30)(60)이 회로부분들을 선택하기 위한 신호 및 보오드 데이타 버퍼(40)(70)를 인에이블시키기 위한 신호를 만드는데 이러한 인에이블 신호는 하이/로우(로직)을 갖는 TTL 출력이다.

즉 CPU(10)로부터 주어지는 어드레스에 따라 각 보오드(30)(60)중 어느 하나의 보오드가 선택되어 그 회로부분이 동작하게 되고, 이때 보오드 데이타 버퍼(40)를 인에이블시킴으로 데이타 버퍼(20)가 인에이블 되어 CPU(10)와의 데이타 송수신이 이루어진다.

즉 CPU(10)로부터의 데이타/어드레스 버스라인을 여러장의 보오드가 이용하는 시스템에 있어서는 각 보오드의 여러 회로 부분들을 선택하기 위한 어드레스, 각 보오드의 데이타 버퍼를 인에이블시키기 위한 어드레스 그리고 데이타 버퍼를 인에이블시키기 위한 어드레스를 미리 배정하여 시스템을 설계하게 된다.

이러한 과정에서 데이타 버퍼 인에이블 회로는 각각의 보오드 데이타 버퍼중 어느 하나가 인에이블되면 데이타 버퍼가 인에이블되도록 설계되어야 하므로 각 보오드 데이타 버퍼를 인에이블시키는 어드레스가 CPU로부터 주어지면 데이타 버퍼가 인에이블되도록 설계되어진다.

이같은 구성에서 보오드가 추가, 삭제, 변경될 경우 그에 해당하는 보오드의 데이타 버퍼를 인에이블시키기 위한 어드레스가 변경되어 데이타 버퍼 인에이블 회로를 재설계해야 하므로 시스템의 확장성 및 융통성이 극히 떨어지는 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 제거하기 위한 것으로, 각 보오드 어드레스 디코더로부터 출력되는 각 보오드 데이타 버퍼 인에이블 신호를 트리스테이트 출력으로 생성시키고, 각 보오드 데이타 버퍼 인에이블 신호를 와이어 앤드(Wired-And)하여 데이타 버퍼의 인에이블 신호를 사용하면 별도의 데이타 인에이블 회로를 갖지 않도록 하는데 목적이 있다.

이하 본 발명의 구성 및 동작 효과를 첨부된 도면에 의하여 설명한다.

본 발명은 제2도에서과 같이 CPU(10)의 데이타 출력단에는 데이타 버스를 매개로 데이타 버퍼(20)를 통하여 각 보오드(30)(60)에 구성된 데이타 버퍼(40)(70)가 연결되는 한편 CPU(10)의 어드레스 출력단에는 어드레스 버스를 매개로 각 보오드(30)(60)에 구성된 어드레스 디코더(50)(80)가 연결되어 있는 데이타 버퍼 인에이블 회로에 있어서, 각 보오드(30)(60)별 어드레스 디코더(50)(80)의 인에이블 신호출력단에는 와이어 앤드되어 데이타 버퍼(20) 인에이블단이 연결됨과 더불어 각 보오드 데이타 버퍼(40)(70)의 인에이블단이 연결된 구조로 되어 있다.

여기서 CPU(10)로부터 데이타 신호가 유입되는 데이타 버퍼(40)(70)와 어드레스 신호가 유입되는 어드레스 디코더(50)(80)로 구성되어진 보오드(30)(60)는 설명의 편의상 도면에는 2개인 경우에 대해 도시하고 설명되어 있지만 본 발명이 기술 사상을 넘지 않는 범위내에서 이와 같은 방법으로 필요에 따라 확장, 변경, 축소가 가능한 것이다.

이같이 구성된 본 발명은 CPU(10)에서 출력된 데이타 신호가 데이타 버스를 통하여 데이타 버퍼(20)에 인가되어지는 한편 CPU(10)에서 출력된 어드레스 신호가 어드레스 버스를 통하여 각 보오드(30)(60)에 구성되어진 어드레스 디코더(50)(80)에 인가된다.

이때 각 보오드(30)(60)에 구성되어진 어드레스 디코더(50)(80)는 CPU(10)로부터 인가된 어드레스 신호에 따라 각 보오드(30)(60)에 구성되어진 데이타 버퍼(40)(70를 인에이블시킴과 아울러 각 어드레스 디코더(50)(80)의 인에이블 출력이 논리적으로 와이어 앤드되어 데이타 버퍼(20)를 인에이블시킨다.

이때 보오드(30)(60)에 구성되어진 어드레스 디코더(50)(80)의 데이타 인에이블 출력이 트리스테이트 출력으로 생성되는 바, 보오드(30)(60)가 인에이블되었을 때에는 "로우" 레벨의 신호가 출력되고 보오드(30)(60)가 인에이블되지 않았을 때에는 "하이" 임피이던스를 갖는다.

따라서 데이타 버퍼(20)가 보오드(30)(60)에 구성되어진 데이타 버퍼(40)(70)와 연하여 인에이블되어지므로 보오드(30)(60)에 구성되어진 회로나 시스템이 CPU(10)와 데이타 송수신이 가능한 상태로 된다.

상기한 바와 같이 데이타 버퍼(20)를 인에이블시키는 데이타 인에이블 회로를 별도로 구성하지 않으므로 보오드의 변경, 추가, 삭제가 용이한 효과가 있다.

Claims

CPU(10)의 데이타 출력단에는 데이타 버스를 매개로 데이타 버퍼(20)를 통하여 각 보오드(30)(60)에 구성된 데이타 버퍼(40)(70)가 연결되는 한편 CPU(10)의 어드레스 출력단에는 어드레스 버스를 매개로 각 보오드(30)(60)에 구성된 어드레스 디코더(50)(80)가 연결되어 있는 데이타 버퍼 인에이블 회로에 있어서, 각 보오드(30)(60)별 어드레스 디코더(50)(80)의 인에이블 신호출력단에는 와이어 앤드되어 데이타 버퍼(20) 인에이블단이 연결됨과 더불어 각 보오드 데이타 버퍼(40)(70)의 인에이블단이 연결된 것이 특징으로 하는 데이타 버퍼 인에이블 회로.