JPS617968A - プログラム可能なステータス・レジスタ装置 - Google Patents
プログラム可能なステータス・レジスタ装置Info
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- JPS617968A JPS617968A JP60124415A JP12441585A JPS617968A JP S617968 A JPS617968 A JP S617968A JP 60124415 A JP60124415 A JP 60124415A JP 12441585 A JP12441585 A JP 12441585A JP S617968 A JPS617968 A JP S617968A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、プログラム可能なステータス・レジスタ装置
と、その様な装置を具えるマイクロプロセッサ制御シス
テム↓こ関するものである。本発明は、複数のステータ
ス・レジスタが関連する集積回路装置を具えている様な
環境で特に有用である。 マイクロプロセッサ制御システムがシステムを外部装置
に接続するために複数の入力−出力ポートを具えるのは
通例である。その様な各ポートは一般にそれに関連した
データ・レジスタを有している。入力ボートに対するデ
ータ・レジスタは、例えば、その関連する外部装置から
情報を受信しかつ一時的に蓄積する。この情報は、マイ
クロプロセッサがデータ・レジスタをアドレスする際、
最終的にはマイクロプロセッサに送信される。 しばしばステータス・レジスタはデータ・ｌノジスタに
関連して具えられている。入力ポートのデータ・レジス
タに対７るステータス・レジスタは、！ＩＩｉ型的には
、２つの状態を持つ装置である。その第１状態で・は、
その関連したデータ・レジスタは、マイクロプロセッサ
゛にまだ送信ざ・れてぃない情報を受信していることを
示ず信号をＮ活力る。その第２状態では、ステータス・
レジスタは、その関連したデータ・レジスタがその様な
情報のどれも受信していないことを示す信号を蓄積する
。もっと凝った機構では、入力ポートのステータスは２
つあるいはそれ以上のステータス・ビットによって規定
ぐぎる。例えば、もしポートが先入れ先出しバッファを
具えるなら、１つのステータス・ビットはバッファが空
であると信号し、一方、２番目のステータス・ビットは
バッファが一杯であると信号覆る。この様にして、中間
のファイリング状態は２つのビットの組み合ゼで信号さ
れる。他・ の複数ビット・ステータス信号は適当な
状態で有用であろう。 出力ポートの場合には、いく会同様な装置が存在するが
、ここではマイクロプロセッサは情報源として働く。 マイクロプロセッサ制御システムにおいて、マイクロプ
ロセッサは回帰ベースでその関連したステータス・レジ
スタの条件をチェックする。従前においては、各ステー
タス・レジスタの条件を一時に一つだけ直列にチェック
するのが通例であった。 本発明の目的は、マイクロプロセッサがシステム内の複
数の各ステータス・レジスタの状態を同時にチェックし
、それによって付加的な問合せのための相互接続と、関
連したインターフェース回路を必要と゛リ−ることなく
Ｉ１０動作処理のスピードを増大することである。 その導通路にプログラム可能な手段を右する各出力回路
を持つ各ステータス・レジスタに対し、複数の出力回路
を具えるのが本発明の特徴である。 本発明の利点の１つは、システム中でステータス・レジ
スタのチェックに必要な時間を減少することでｄりる。 発明ｌこよると、複数の導体を有するバスを含むステー
タス・レジスタ装置が具えられている。各々ステータス
信号を発生し、各々その関連するレジスタのステータス
信号を運ぶために各々接続された複数の出力回路を有す
る複数のステータス・レジスタがまた装置の中に含まれ
ている。各ステータス・レジスタの少くとも１つの出力
回路をバス導体の１つに選択的に接続するためにプログ
ラム可能な手段が具えられている。この様に接続された
各出力回路は導体の異った１つに接続されている。この
様にして、バスは複数のステータス・レジスタのステー
タスを示り゛信号を同時に導通できる。 本発明の仙の目的、特徴、利点は図面を参照して以下の
説明とクレームから明らかである・）。 第１図は、マイク１コプロセツザ１１を内′在さゼた制
御システムに含まれた回路部分を示している。 通例の４％ Ｗのマイク［−］ブ
と、その様な装置を具えるマイクロプロセッサ制御シス
テム↓こ関するものである。本発明は、複数のステータ
ス・レジスタが関連する集積回路装置を具えている様な
環境で特に有用である。 マイクロプロセッサ制御システムがシステムを外部装置
に接続するために複数の入力−出力ポートを具えるのは
通例である。その様な各ポートは一般にそれに関連した
データ・レジスタを有している。入力ボートに対するデ
ータ・レジスタは、例えば、その関連する外部装置から
情報を受信しかつ一時的に蓄積する。この情報は、マイ
クロプロセッサがデータ・レジスタをアドレスする際、
最終的にはマイクロプロセッサに送信される。 しばしばステータス・レジスタはデータ・ｌノジスタに
関連して具えられている。入力ポートのデータ・レジス
タに対７るステータス・レジスタは、！ＩＩｉ型的には
、２つの状態を持つ装置である。その第１状態で・は、
その関連したデータ・レジスタは、マイクロプロセッサ
゛にまだ送信ざ・れてぃない情報を受信していることを
示ず信号をＮ活力る。その第２状態では、ステータス・
レジスタは、その関連したデータ・レジスタがその様な
情報のどれも受信していないことを示す信号を蓄積する
。もっと凝った機構では、入力ポートのステータスは２
つあるいはそれ以上のステータス・ビットによって規定
ぐぎる。例えば、もしポートが先入れ先出しバッファを
具えるなら、１つのステータス・ビットはバッファが空
であると信号し、一方、２番目のステータス・ビットは
バッファが一杯であると信号覆る。この様にして、中間
のファイリング状態は２つのビットの組み合ゼで信号さ
れる。他・ の複数ビット・ステータス信号は適当な
状態で有用であろう。 出力ポートの場合には、いく会同様な装置が存在するが
、ここではマイクロプロセッサは情報源として働く。 マイクロプロセッサ制御システムにおいて、マイクロプ
ロセッサは回帰ベースでその関連したステータス・レジ
スタの条件をチェックする。従前においては、各ステー
タス・レジスタの条件を一時に一つだけ直列にチェック
するのが通例であった。 本発明の目的は、マイクロプロセッサがシステム内の複
数の各ステータス・レジスタの状態を同時にチェックし
、それによって付加的な問合せのための相互接続と、関
連したインターフェース回路を必要と゛リ−ることなく
Ｉ１０動作処理のスピードを増大することである。 その導通路にプログラム可能な手段を右する各出力回路
を持つ各ステータス・レジスタに対し、複数の出力回路
を具えるのが本発明の特徴である。 本発明の利点の１つは、システム中でステータス・レジ
スタのチェックに必要な時間を減少することでｄりる。 発明ｌこよると、複数の導体を有するバスを含むステー
タス・レジスタ装置が具えられている。各々ステータス
信号を発生し、各々その関連するレジスタのステータス
信号を運ぶために各々接続された複数の出力回路を有す
る複数のステータス・レジスタがまた装置の中に含まれ
ている。各ステータス・レジスタの少くとも１つの出力
回路をバス導体の１つに選択的に接続するためにプログ
ラム可能な手段が具えられている。この様に接続された
各出力回路は導体の異った１つに接続されている。この
様にして、バスは複数のステータス・レジスタのステー
タスを示り゛信号を同時に導通できる。 本発明の仙の目的、特徴、利点は図面を参照して以下の
説明とクレームから明らかである・）。 第１図は、マイク１コプロセツザ１１を内′在さゼた制
御システムに含まれた回路部分を示している。 通例の４％ Ｗのマイク［−］ブ
【」シック１１はバス
１３によ−）でシステム中の種々の回路【こ接続されて
いる。 回路の中にＡＯからＡ７までの入力ポートに対する比較
器とステータス・レジスタが含まれている。 簡単化の目的で、入力ポートＡＯ、ＡＩに対する比較器
１５と１７およびステータス・レジスタ１９と２１のみ
が示されている。Ａ２からＡ７までのポートに対する比
較器とステータス・レジスタはポートＡＯ、ＡＩに対す
るもの゛と同様である。 バス１３は、比較器１５と１７およびステータス・レジ
スタ１９と２１を含むシステム中の種々の回路に接続す
るための８本の導体を含んでいる。バス１３は同様にＡ
２からＡ７までのポートに対Ｊ“る比較器とステータス
・レジスタに接続されている。この実ｍ態様では、バス
１３はＡＯからＡ７までのポートに対する８つのステー
タス・レジスタと関連する（示されていない）データ・
レジスタにもまた接続されている。他の実施態様では、
アドレスとデータ・バスは分離できるが、アドレスとス
テータス・ビットは同じバス上で伝送されよう。 各ステータス・レジスタはステータス信号を発生し、バ
ス１３の各導体通路に対する［）ＯからＤ７までの出力
回路を含んでいる。これらの各出力回路はその関連した
レジスタのステータス信号を運ぶために接続され、また
可溶前連結を通してその関連１ノだ導体通路にも接続さ
れている。簡単化のために、出力回路は具体的な形では
示されていない。もし、ステータス・レジスタが単一ス
テータス・ビットのみを出力しようとするなら、ずべて
の出力回路は示されていないボート論理からこの単一ビ
ットの値を受信する。可溶前連結−ｔＪ’ ％わちフユ
ーズは、入力ポートＡＯに対して０ＦＬＯから０ＦＬ７
として、−だボートΔ１に対して１ＦしＯからＩＦＬ７
として同定されている。 現在の好ましい発明の実施態様で゛は、可溶前連結が使
用されている。それらは発明の使用者にプログラム可能
な手段を提供している。例示の目的で、第２図は、入力
ポートＡＯのステータス・レジスタに対するすべての可
溶前連結が可溶前連結ＩＦＬＩを除いてとばされている
ことを示している。このフユーズはニッケルークロ′ム
材料で構成されている。それらはそれぞれのボートを選
択的にアドレスすることにより任意の既知の方法でとば
される。同様に、Ａ２からＡＩまでの入力ポートに対す
る各ステータス・レジスタでは、入力ポートの各々と異
る個々の１つを除いて、そのフユーズのすべてはとばさ
れることになろう。 この装置では、マイクロプロセッサ１１はＡＯからＡ７
までのボートに対する各ステータス・レジスタの状態を
同時にバス１３にわたってチェックできる。これは各ス
テータス・レジスタに関連した比較器によって受信され
る。ＡＯからＡＩまでのボートに対するすべてのステー
タス・レジスタはそのステータス信号を同時に送信する
ので、共通アドレスがすべてのステータス・レジスタに
対して使用されている。比較器は共通アドレスを考慮し
て、２３と２５の様な出力線路にわたってエネーブル信
号をその関連するステータス・レジスタに送る。その各
々はそれにより、適当な時間にバス１３の関連した導体
にわたってそのステータス信号を送ることを可能に】る
。すなわち、示された状況では、後者の時間は共通アド
レスの受信に関していく分か遅延させられる。各ボート
、は、イの承認が適当な時間にその内容を出力するため
にその関連−づるデータ・レジスタを活性化するそれ自
身の特定アドレスを更にまた承認できることに注１−１
すべきである。またここで、後者のｈ間は特定アドレス
の受信に関していく分か遅延させられる。 好ましい実ｔＭ態様におい（゛、スｊ〜−タス・レジス
タ アドレスは、比較器の中でステータス・レジスタ
アドレスを設定するためにフユーズを用いることにより
プログラム可能である。示された実ＦＡｉｆｌ様Ｃは、
せいぜい８つのステータス・レジスタがそのステータス
・ビットを同時に伝達することができる。もしボートの
数が大きいと、各々８つのステータス・レジスタの群に
グループ化される。ステータス・レジスタの異る群に対
し異るアドレスを選択することにより、使用者はグルー
プ分６）にあ葛程度の融通性を持ち、そこではシステム
のステータス・レジスタはそのマイクロプロセッサによ
ってステータスをチェックすることになろう。これらの
巧妙な技術は、ステータス・レジスタ アドレスがまた
手で配線されていることを理解するであろう。しかしこ
の場合、システムは好ましい実１ｆｆ！様はどは使用者
によってプログラム可能ではないであろう。 別の装置では、１つあるいはそれ以上のステータス・レ
ジスタに対する可溶前連結ＰＬＯ−ＦＬγの１つ以上が
、第３図の入力ポートＡ１のステータス・、レジスタに
対して示された様にそのままにされている。発明のこの
代東において、フユーズ１ＦＬ１とＩＦＬ２の双方とも
そのままにされている。もしボートが２つのステータス
・ビットを含むなら、これらのフユーズは異った情報内
容を送信しよう。もしボートが単一ステータス・ビット
のみを生成するなら、これらのフユーズは同じ情報内容
を送信しよう。ある状況では、バス１３中で導体通路が
存在するよりもより少ないステータス・レジスタがグル
ープ内で存在することがあろう。ボートＡ１のステータ
ス・レジスタに対して１つ以上の可溶前連結をそのまま
残ずことにより、そのレジスタは１つ以上の導体通路に
ねたってそのステータス信号を送信することが可能ぐあ
る。単一ステータス・ピッ１−と複数ステータス・ビッ
トの双方の場合、このことは、ポー１〜を更に分割して
、グループおよび／あるいはサブグループにすることを
許容している。共通アドレスは、ステータ・レジスタに
その選択においてのみ、すべてのそのステータス・ビッ
トを発出する様に制御１１できる。この様にして、各１
ビットを送信する様に８つのボートを選択するか、ある
いは２つのステータス・ビットを各々が送信する様に４
つのボートを選択することが可能となる。更に、各４ビ
ットの２つのサブグループからそれぞれ異った組合せを
構成することも可能であろう。ここでリブグループそれ
自体は選択可能であろう。例えば、ボートΔ１に対する
レジスタは、要求に応じて、１つあるいはそれ以上の他
のレジスタをぞの様なりブグループに含ませることがで
きる。 上記の構成の種々の変形は５果とに明らかであり、ここ
で説明された装置は例示のためのしのであり、これれの
みに限られないことは明白Ｃある１゜特にバス線路の数
は別のものにできる。
１３によ−）でシステム中の種々の回路【こ接続されて
いる。 回路の中にＡＯからＡ７までの入力ポートに対する比較
器とステータス・レジスタが含まれている。 簡単化の目的で、入力ポートＡＯ、ＡＩに対する比較器
１５と１７およびステータス・レジスタ１９と２１のみ
が示されている。Ａ２からＡ７までのポートに対する比
較器とステータス・レジスタはポートＡＯ、ＡＩに対す
るもの゛と同様である。 バス１３は、比較器１５と１７およびステータス・レジ
スタ１９と２１を含むシステム中の種々の回路に接続す
るための８本の導体を含んでいる。バス１３は同様にＡ
２からＡ７までのポートに対Ｊ“る比較器とステータス
・レジスタに接続されている。この実ｍ態様では、バス
１３はＡＯからＡ７までのポートに対する８つのステー
タス・レジスタと関連する（示されていない）データ・
レジスタにもまた接続されている。他の実施態様では、
アドレスとデータ・バスは分離できるが、アドレスとス
テータス・ビットは同じバス上で伝送されよう。 各ステータス・レジスタはステータス信号を発生し、バ
ス１３の各導体通路に対する［）ＯからＤ７までの出力
回路を含んでいる。これらの各出力回路はその関連した
レジスタのステータス信号を運ぶために接続され、また
可溶前連結を通してその関連１ノだ導体通路にも接続さ
れている。簡単化のために、出力回路は具体的な形では
示されていない。もし、ステータス・レジスタが単一ス
テータス・ビットのみを出力しようとするなら、ずべて
の出力回路は示されていないボート論理からこの単一ビ
ットの値を受信する。可溶前連結−ｔＪ’ ％わちフユ
ーズは、入力ポートＡＯに対して０ＦＬＯから０ＦＬ７
として、−だボートΔ１に対して１ＦしＯからＩＦＬ７
として同定されている。 現在の好ましい発明の実施態様で゛は、可溶前連結が使
用されている。それらは発明の使用者にプログラム可能
な手段を提供している。例示の目的で、第２図は、入力
ポートＡＯのステータス・レジスタに対するすべての可
溶前連結が可溶前連結ＩＦＬＩを除いてとばされている
ことを示している。このフユーズはニッケルークロ′ム
材料で構成されている。それらはそれぞれのボートを選
択的にアドレスすることにより任意の既知の方法でとば
される。同様に、Ａ２からＡＩまでの入力ポートに対す
る各ステータス・レジスタでは、入力ポートの各々と異
る個々の１つを除いて、そのフユーズのすべてはとばさ
れることになろう。 この装置では、マイクロプロセッサ１１はＡＯからＡ７
までのボートに対する各ステータス・レジスタの状態を
同時にバス１３にわたってチェックできる。これは各ス
テータス・レジスタに関連した比較器によって受信され
る。ＡＯからＡＩまでのボートに対するすべてのステー
タス・レジスタはそのステータス信号を同時に送信する
ので、共通アドレスがすべてのステータス・レジスタに
対して使用されている。比較器は共通アドレスを考慮し
て、２３と２５の様な出力線路にわたってエネーブル信
号をその関連するステータス・レジスタに送る。その各
々はそれにより、適当な時間にバス１３の関連した導体
にわたってそのステータス信号を送ることを可能に】る
。すなわち、示された状況では、後者の時間は共通アド
レスの受信に関していく分か遅延させられる。各ボート
、は、イの承認が適当な時間にその内容を出力するため
にその関連−づるデータ・レジスタを活性化するそれ自
身の特定アドレスを更にまた承認できることに注１−１
すべきである。またここで、後者のｈ間は特定アドレス
の受信に関していく分か遅延させられる。 好ましい実ｔＭ態様におい（゛、スｊ〜−タス・レジス
タ アドレスは、比較器の中でステータス・レジスタ
アドレスを設定するためにフユーズを用いることにより
プログラム可能である。示された実ＦＡｉｆｌ様Ｃは、
せいぜい８つのステータス・レジスタがそのステータス
・ビットを同時に伝達することができる。もしボートの
数が大きいと、各々８つのステータス・レジスタの群に
グループ化される。ステータス・レジスタの異る群に対
し異るアドレスを選択することにより、使用者はグルー
プ分６）にあ葛程度の融通性を持ち、そこではシステム
のステータス・レジスタはそのマイクロプロセッサによ
ってステータスをチェックすることになろう。これらの
巧妙な技術は、ステータス・レジスタ アドレスがまた
手で配線されていることを理解するであろう。しかしこ
の場合、システムは好ましい実１ｆｆ！様はどは使用者
によってプログラム可能ではないであろう。 別の装置では、１つあるいはそれ以上のステータス・レ
ジスタに対する可溶前連結ＰＬＯ−ＦＬγの１つ以上が
、第３図の入力ポートＡ１のステータス・、レジスタに
対して示された様にそのままにされている。発明のこの
代東において、フユーズ１ＦＬ１とＩＦＬ２の双方とも
そのままにされている。もしボートが２つのステータス
・ビットを含むなら、これらのフユーズは異った情報内
容を送信しよう。もしボートが単一ステータス・ビット
のみを生成するなら、これらのフユーズは同じ情報内容
を送信しよう。ある状況では、バス１３中で導体通路が
存在するよりもより少ないステータス・レジスタがグル
ープ内で存在することがあろう。ボートＡ１のステータ
ス・レジスタに対して１つ以上の可溶前連結をそのまま
残ずことにより、そのレジスタは１つ以上の導体通路に
ねたってそのステータス信号を送信することが可能ぐあ
る。単一ステータス・ピッ１−と複数ステータス・ビッ
トの双方の場合、このことは、ポー１〜を更に分割して
、グループおよび／あるいはサブグループにすることを
許容している。共通アドレスは、ステータ・レジスタに
その選択においてのみ、すべてのそのステータス・ビッ
トを発出する様に制御１１できる。この様にして、各１
ビットを送信する様に８つのボートを選択するか、ある
いは２つのステータス・ビットを各々が送信する様に４
つのボートを選択することが可能となる。更に、各４ビ
ットの２つのサブグループからそれぞれ異った組合せを
構成することも可能であろう。ここでリブグループそれ
自体は選択可能であろう。例えば、ボートΔ１に対する
レジスタは、要求に応じて、１つあるいはそれ以上の他
のレジスタをぞの様なりブグループに含ませることがで
きる。 上記の構成の種々の変形は５果とに明らかであり、ここ
で説明された装置は例示のためのしのであり、これれの
みに限られないことは明白Ｃある１゜特にバス線路の数
は別のものにできる。
第１図は、本発明に用いられている制御システムの略図
を、 第２図は、第１図の別案を、 第３図は、第１図の他の別案を示している。 １１・・・マイクロプロセッサ １３・・・バス１５
．１７・・・比較器 １９．２１・・・ステータス・レ
ジスタ２３．２５・・・出力線路 ＤＯ〜Ｄ７・・・
出力回路０ＦＬＯ〜ＩＦＬＩ・・・フユーズ（あるいは
可溶断連結） ＡＤＤＣＯＭＰ・・・比較器 ５ＴＡＴＲＥＧ・・・ステータス・レジスタμＰ・・・
マイクロプロセッサ
を、 第２図は、第１図の別案を、 第３図は、第１図の他の別案を示している。 １１・・・マイクロプロセッサ １３・・・バス１５
．１７・・・比較器 １９．２１・・・ステータス・レ
ジスタ２３．２５・・・出力線路 ＤＯ〜Ｄ７・・・
出力回路０ＦＬＯ〜ＩＦＬＩ・・・フユーズ（あるいは
可溶断連結） ＡＤＤＣＯＭＰ・・・比較器 ５ＴＡＴＲＥＧ・・・ステータス・レジスタμＰ・・・
マイクロプロセッサ
Claims (1)
- 【特許請求の範囲】 １、複数の導体を有するバスを含むステータス・レジス
タ装置であって、 複数のステータス・レジスタは、その各々 がステータス信号を発生し、かつその各々がその関連す
るレジスタのステータス信号を運ぶために接続された複
数の出力回路と、各ステータス・レジスタの少くとも１
つの出力回路を上記の導体の１つに選択的に接続するプ
ログラム可能な手段を有し、 各出力回路は上記の導体の異った１つにつ ながれる様に接続され、 それによって上記の導体が、並列に上記の ステータス・レジスタからのステータス信号の伝送をエ
ネーブルするステータス・レジスタ装置。 ２、上記の複数のステータス・レジスタが上記のバス中
の複数の導体の数と等しい特許請求の範囲第１項記載の
ステータス・レジスタ装置。 ３、上記の複数のステータス・レジスタが上記のバス中
の複数の導体の数より少く、 上記のプログラム可能な手段が少くとも１ つのステータス・レジスタの１つ以上の出力回路を上記
の導体に接続し、 それによって上記の１つのステータス・レ ジスタが１つ以上の導体にわたつて信号を同時に送信す
る特許請求の範囲第１項記載のステータス・レジスタ装
置。 ４、上記の各ステータス・レジスタ信号が同時に上記の
導体に送信できる特許請求の範囲第１項ないし第３項の
いずれかに記載のステータス・レジスタ装置。 ５、上記の複数のステータス・レジスタの各々がそれ自
身の特定アドレスに加えて第１共通アドレスを有する特
許請求の範囲第４項記載のステータス・レジスタ装置。 ６、第２の複数のステータス・レジスタが具えられ、そ
れはそれ自身の各アドレスに加えて第２の共通のアドレ
スを有し、そのアドレスは第１の複数のステータス・レ
ジスタの外部でステータス・レジスタに関連した特定の
アドレスから異つている特許請求の範囲第５項記載のス
テータス・レジスタ装置。 ７、上記のプログラム可能な手段が、各ステータス・レ
ジスタの各出力回路に接続されたニッケル−クロムフュ
ーズである特許請求の 範囲１項ないし第４項のいずれかに記載の ステータス・レジスタ装置。 ８、少くとも８ビットのアドレス・バス幅を有し、 ａ、複数の導体を有するバスを含むステータス・レジス
タ装置であって、 複数のステータス・レジスタは、その各 々がステータス信号を発生し、かつその各 々がその関連するレジスタのステータス信 号を運ぶために接続された複数の出力回路 と、各ステータス・レジスタの少くとも１ つの出力回路を上記の導体の１つに選択的 に接続するプログラム可能な手段を有し、 各出力回路は上記の導体の異った１つに つながれる様に接続され、 それによって上記の導体が、並列に上記 のステータス・レジスタからのステータス 信号の伝送をエネーブルするステータス・ レジスタ装置、 ｂ、上記の複数のステータス・レジスタが上記のバス中
の複数の導体の数と等しいａ項記 載のステータス・レジスタ装置、 ｃ、上記の複数のステータス・レジスタが上記のバス中
の複数の導体の数より少く、 上記のプログラム可能な手段が少くとも １つのステータス・レジスタの１つ以上の 出力回路を上記の導体に接続し、 それによって上記の１つのステータス・ レジスタが１つ以上の導体にわたって信号 を同時に送信するａ項記載のステータス・ レジスタ装置、 ｄ、上記の各ステータス・レジスタ信号が同時に上記の
導体に送信できるａ項ないしｃ項 のいずれかに記載のステータス・レジスタ 装置、 ｅ、上記の複数のステータス・レジスタの各々がそれ自
身の特定アドレスに加えて第１共 通アドレスを有するｄ項記載のステータス ・レジスタ装置、 ｆ、第２の複数のステータス・レジスタが具えられ、そ
れはそれ自身の各アドレスに加え て第２の共通のアドレスを有し、そのアド レスは第１の複数のステータス・レジスタ の外部でステータス・レジスタに関連した 特定のアドレスから異っているｅ項記載の ステータス・レジスタ装置、 ｇ、上記のプログラム可能な手段が、各ステータス・レ
ジスタの各出力回路に接続され たニッケル−クロムフューズであるａ項 ないしｄ項のいずれかに記載のステータス ・レジスタ装置、 のいずれかを具えるマイクロプロセッサ制御システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/620,197 US4636978A (en) | 1984-06-13 | 1984-06-13 | Programmable status register arrangement |
| US620197 | 1984-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617968A true JPS617968A (ja) | 1986-01-14 |
Family
ID=24484982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124415A Pending JPS617968A (ja) | 1984-06-13 | 1985-06-10 | プログラム可能なステータス・レジスタ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4636978A (ja) |
| JP (1) | JPS617968A (ja) |
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