JPH01126755A - ブロック転送システム - Google Patents
ブロック転送システムInfo
- Publication number
- JPH01126755A JPH01126755A JP28586987A JP28586987A JPH01126755A JP H01126755 A JPH01126755 A JP H01126755A JP 28586987 A JP28586987 A JP 28586987A JP 28586987 A JP28586987 A JP 28586987A JP H01126755 A JPH01126755 A JP H01126755A
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- Pending
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- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はブロック転送システムに関し、特にブロック転
送システムにおいて任意データ転送ビット中（８，１６
，３２ビツト）に対応可能なメモリアドレス発生装置の
改良に関するものである。
送システムにおいて任意データ転送ビット中（８，１６
，３２ビツト）に対応可能なメモリアドレス発生装置の
改良に関するものである。
従来のブロック転送においては、第２図に示す様にブロ
ック転送ビット中ごとに別々のアドレスカウンタを必要
としている。
ック転送ビット中ごとに別々のアドレスカウンタを必要
としている。
即ち、第２図は従来のブロック転送システムの説明図を
示し、第２図で１は３２ビツトのバスを示し、このバス
ｌには転送データビット巾８ビットのマスタボード２（
例えば、８ビツトマイクロプロセツサの設けられたボー
ド）、転送データビット巾１６ビツトのマスタボード３
および転送データビット巾３２ビットのマスタボード５
がそれぞれ接続されている。また、バス１にはブロック
転送スレーブボード６が接続され、このブロック転送ス
レーブボード６には８ビツトデータ巾用アドレスカウン
タ１０．１６ビツトデータ巾用アドレスカウンタ１１お
よび３２ビツトデータ巾用アドレスカウンタ１２がそれ
ぞれ設けられている。
示し、第２図で１は３２ビツトのバスを示し、このバス
ｌには転送データビット巾８ビットのマスタボード２（
例えば、８ビツトマイクロプロセツサの設けられたボー
ド）、転送データビット巾１６ビツトのマスタボード３
および転送データビット巾３２ビットのマスタボード５
がそれぞれ接続されている。また、バス１にはブロック
転送スレーブボード６が接続され、このブロック転送ス
レーブボード６には８ビツトデータ巾用アドレスカウン
タ１０．１６ビツトデータ巾用アドレスカウンタ１１お
よび３２ビツトデータ巾用アドレスカウンタ１２がそれ
ぞれ設けられている。
この状態で、いまマスタボード２から８ビツト巾のデー
タブロック転送が行われると、アドレスカウンタ１０が
選択され、転送カウント毎にメモリ１３へのアドレスを
＋１づつ加算してメモリアドレスとして出力する。同様
に、マスタボード３から１６ビツト巾のデータブロック
転送が行われると、アドレスカウンタ１１が選択され、
転送カウント毎にメモリ１３へのアドレスを＋２づつ加
算してメモリアドレスとして出力する。更に、マスタボ
ード５から３２ビツトのデータブロック転送が行われる
と、アドレスカウンタ１２が選択され、転送カウント毎
Ｉこ＋４づつ加算してメモリアドレスとして出力する。
タブロック転送が行われると、アドレスカウンタ１０が
選択され、転送カウント毎にメモリ１３へのアドレスを
＋１づつ加算してメモリアドレスとして出力する。同様
に、マスタボード３から１６ビツト巾のデータブロック
転送が行われると、アドレスカウンタ１１が選択され、
転送カウント毎にメモリ１３へのアドレスを＋２づつ加
算してメモリアドレスとして出力する。更に、マスタボ
ード５から３２ビツトのデータブロック転送が行われる
と、アドレスカウンタ１２が選択され、転送カウント毎
Ｉこ＋４づつ加算してメモリアドレスとして出力する。
〔発明が解決しようとする問題点〕
この様に、従来装置では複数種類のビット巾のブロック
転送を可能にする為にはビット巾に対応したアドレスカ
ウンタ群を備える必要があり、回路構成が複雑化し、製
造コストも高くなる等の欠点が有る。
転送を可能にする為にはビット巾に対応したアドレスカ
ウンタ群を備える必要があり、回路構成が複雑化し、製
造コストも高くなる等の欠点が有る。
本発明はこの点を改良するもので、１組みのアドレス発
生回路により複数種類のビット巾のブロック転送に対応
したメモリアドレスを発生できるブロック転送システム
を提供することを目的とする。
生回路により複数種類のビット巾のブロック転送に対応
したメモリアドレスを発生できるブロック転送システム
を提供することを目的とする。
本発明は、転送開始アドレスを記憶する第１の回路と、
ブロック転送してくるマスタボードが何ビットの転送ビ
ット巾で転送してくるかを判別する第２の回路と、ブロ
ック転送回数を検出する第３の回路と、前記第１、第２
、第３の回路の出力に基づいて予め記憶された該転送ビ
ット巾に対応したメモリアドレスを出力する第４の回路
とを備えたことを特徴とする。
ブロック転送してくるマスタボードが何ビットの転送ビ
ット巾で転送してくるかを判別する第２の回路と、ブロ
ック転送回数を検出する第３の回路と、前記第１、第２
、第３の回路の出力に基づいて予め記憶された該転送ビ
ット巾に対応したメモリアドレスを出力する第４の回路
とを備えたことを特徴とする。
本発明の一実施例を図面に基づいて説明する。
第１図は本発明一実施例の要部回路構成図である。
第１図で２０はＶＭＥバスを示し、このＶＭＥバ＝３−
ス２０にはブロック転送マスタボード２１が接続され、
さらにブロック転送スレーブボード２２が接続されてい
る。前記ブロック転送スレーブボード２２内にはアドレ
スライン２５が接続され、このアドレスライン２５はラ
ッチ回路２６の入力側に接続されている。また、前記ブ
ロック転送スレーブボード２２内にはデータバス制御信
号２７が接続され、このデータバス制御信号２７は転送
サイズデコーダ２８の入力側に接続されている。更に、
前記データバス制御信号のＤＳ、信号ライン及びＤＳ、
信号ラインはそれぞれナンド回路２９の入力側に接続さ
れ、このナンド回路２９の出力側は転送回数カウンタ３
０のＣＫ（クロック）端子に接続され、前記転送回数カ
ウンタ３０のＣＬＲ（クリア）端子にはＡｓ信号が接続
されている。
さらにブロック転送スレーブボード２２が接続されてい
る。前記ブロック転送スレーブボード２２内にはアドレ
スライン２５が接続され、このアドレスライン２５はラ
ッチ回路２６の入力側に接続されている。また、前記ブ
ロック転送スレーブボード２２内にはデータバス制御信
号２７が接続され、このデータバス制御信号２７は転送
サイズデコーダ２８の入力側に接続されている。更に、
前記データバス制御信号のＤＳ、信号ライン及びＤＳ、
信号ラインはそれぞれナンド回路２９の入力側に接続さ
れ、このナンド回路２９の出力側は転送回数カウンタ３
０のＣＫ（クロック）端子に接続され、前記転送回数カ
ウンタ３０のＣＬＲ（クリア）端子にはＡｓ信号が接続
されている。
前記ラッチ回路２６、転送サイズデコーダ２８及び転送
回数カウンタ３０の出力側はアドレス発生回路３１に接
続され、このアドレス発生回路３１の出力はメモリ３２
に接続されている。このメモリ３２と前記ＶＭＥパス２
０間には上位アドレスバス３５及びデータバス３６がそ
れぞれ接続されている。
回数カウンタ３０の出力側はアドレス発生回路３１に接
続され、このアドレス発生回路３１の出力はメモリ３２
に接続されている。このメモリ３２と前記ＶＭＥパス２
０間には上位アドレスバス３５及びデータバス３６がそ
れぞれ接続されている。
この様に構成した本発明一実施例の特徴ある動作を説明
する。
する。
ブロック転送マスタボード２１からブロック転送が開始
されると、まずアドレスライン２５に転送開始下位アド
レスが転送され、且つ転送開始上位アドレスが上位アド
レスバス３５に転送され、Ａｓ信号が有効になることに
より、前記ラッチ回路２６は転送開始下位アドレスをラ
ッチする。また、ブロック転送マスタボード２１からデ
ータバス制御信号２７に転送ビット巾を示す信号が転送
される（即ち、ＬＷＯＲＤ信号を有効にし、Ｄ Ｓ ｏ
信号及びＤＳ、信号はデータ伝送中有効にする）。
されると、まずアドレスライン２５に転送開始下位アド
レスが転送され、且つ転送開始上位アドレスが上位アド
レスバス３５に転送され、Ａｓ信号が有効になることに
より、前記ラッチ回路２６は転送開始下位アドレスをラ
ッチする。また、ブロック転送マスタボード２１からデ
ータバス制御信号２７に転送ビット巾を示す信号が転送
される（即ち、ＬＷＯＲＤ信号を有効にし、Ｄ Ｓ ｏ
信号及びＤＳ、信号はデータ伝送中有効にする）。
前記転送サイズデコーダ２８はこの信号からブロック転
送してくるブロック転送マスタボード２１が何ビットの
転送ビット巾（８ビツト、１６ビツトまたは３２ビツト
）で転送してくるかをデコードする。この状態で、前記
アドレス発生回路３１はメモリ３２に対して上記転送さ
れた転送開始アドレスを出力し、データバス３６を介し
てメモリ３２の書き込み又は読み出しが行われ、このメ
モリアクセスが完了するとその旨がブロック転送スレー
ブボード２２からブロック転送マスタボード２１に通知
される。
送してくるブロック転送マスタボード２１が何ビットの
転送ビット巾（８ビツト、１６ビツトまたは３２ビツト
）で転送してくるかをデコードする。この状態で、前記
アドレス発生回路３１はメモリ３２に対して上記転送さ
れた転送開始アドレスを出力し、データバス３６を介し
てメモリ３２の書き込み又は読み出しが行われ、このメ
モリアクセスが完了するとその旨がブロック転送スレー
ブボード２２からブロック転送マスタボード２１に通知
される。
これにより、ブロック転送マスタボード２１はＤＳＯお
よびＤＳ、信号を解除してブロック転送スレーブボード
２２に１メモリサイクルの終了を通知する。
よびＤＳ、信号を解除してブロック転送スレーブボード
２２に１メモリサイクルの終了を通知する。
この通知によりナンド回路２９がロウ信号を出力し、転
送回数カウンタが＋１され、ブロック転送の回数がカウ
ントさる。このブロック転送回数、転送サイズデコーダ
２８の出力、転送回数カウンタ３０の出力およびラッチ
回路２６からの転送開始アドレスに基づいてアドレス発
生回路３１からは次のブロック転送の為の下位アドレス
が発生されメモリ３２に出力される。
送回数カウンタが＋１され、ブロック転送の回数がカウ
ントさる。このブロック転送回数、転送サイズデコーダ
２８の出力、転送回数カウンタ３０の出力およびラッチ
回路２６からの転送開始アドレスに基づいてアドレス発
生回路３１からは次のブロック転送の為の下位アドレス
が発生されメモリ３２に出力される。
ここでアドレス発生回路３１の作用を詳しく説明する。
本実施例ではアドレス発生回路３１にはＲＯＭを用い、
ラッチ回路２６、転送サイズデコーダ２８及び転送カウ
ンタ３０のそれぞれの出力をＲＯＭのアドレス入力とし
ている。′、 、ＲＯＭには前記入力アドレスに応じた
ブロック転送のためのアドレスがテーブル状に記憶され
ている。ＲＯＭは前記アドレス入力に応じてブロック転
送アドレスを出力する。ＲＯＭの入力と出力の関係を式
に示すと、発生されるブロック転送アドレス＝（転送開
始アドレス）＋〔（転送ビット巾／８ビット）×（ブロ
ック転送回数）〕となる。
ラッチ回路２６、転送サイズデコーダ２８及び転送カウ
ンタ３０のそれぞれの出力をＲＯＭのアドレス入力とし
ている。′、 、ＲＯＭには前記入力アドレスに応じた
ブロック転送のためのアドレスがテーブル状に記憶され
ている。ＲＯＭは前記アドレス入力に応じてブロック転
送アドレスを出力する。ＲＯＭの入力と出力の関係を式
に示すと、発生されるブロック転送アドレス＝（転送開
始アドレス）＋〔（転送ビット巾／８ビット）×（ブロ
ック転送回数）〕となる。
従って、従来装置の様にアドレスカウンタ群を必要とし
ない。
ない。
この状態で、ブロック転送マスタボード２１が更にデー
タ転送を行う場合には上述の動作が繰り返される。即ち
、ブロック転送マスタボード２１からデータバス制御信
号２７に転送ビット巾を示す信号が転送され、前記転送
サイズデコーダ２８がこの信号からブロック転送してく
るブロック転送マスタボード２１が何ビットの転送ビッ
ト巾（８ビット、１６ビツトまたは３２ビツト）で転送
してくるかをデコードする。この状態で、前記アドレス
発生回路３１はメモリ３２に対して上記発生されたアド
レスを出力し、メモリ３２の書き込み又は読み出しが行
われ、このメモリアクセスが完、 了するとその旨が
ブロック転送スレーブボード２２からブロック転送マス
タボード２１に通知される。
タ転送を行う場合には上述の動作が繰り返される。即ち
、ブロック転送マスタボード２１からデータバス制御信
号２７に転送ビット巾を示す信号が転送され、前記転送
サイズデコーダ２８がこの信号からブロック転送してく
るブロック転送マスタボード２１が何ビットの転送ビッ
ト巾（８ビット、１６ビツトまたは３２ビツト）で転送
してくるかをデコードする。この状態で、前記アドレス
発生回路３１はメモリ３２に対して上記発生されたアド
レスを出力し、メモリ３２の書き込み又は読み出しが行
われ、このメモリアクセスが完、 了するとその旨が
ブロック転送スレーブボード２２からブロック転送マス
タボード２１に通知される。
これにより、ブロック転送マスタボード２１はＤ Ｓ
ｏおよびＤ Ｓ １信号を解除してブロック転送スレー
ブボード２２に１メモリサイクルの終了を通知する。こ
の通知によりナンド回路２９がロウ信号を出力し、転送
回数カウンタが＋１され、ブロック転送の回数がカウン
トさる。このブロック転送回数、転送サイズデコーダ２
８の出力、転送回数カウンタ３０の出力およびラッチ回
路２６からの転送開始アドレスに基づいてアドレス発生
回路３１からは次のブロック転送の為の下位アドレスが
発生されメモリ３２に出力される。
ｏおよびＤ Ｓ １信号を解除してブロック転送スレー
ブボード２２に１メモリサイクルの終了を通知する。こ
の通知によりナンド回路２９がロウ信号を出力し、転送
回数カウンタが＋１され、ブロック転送の回数がカウン
トさる。このブロック転送回数、転送サイズデコーダ２
８の出力、転送回数カウンタ３０の出力およびラッチ回
路２６からの転送開始アドレスに基づいてアドレス発生
回路３１からは次のブロック転送の為の下位アドレスが
発生されメモリ３２に出力される。
また、ブロック転送マスタボード２１がプロツー８＝
り転送を終了する場合には、Ａｓ信号を解除する。
ブロック転送スレーブボード２２はＡＳ信号解除を検出
後に転送回数カウンタ３０をクリアする。
後に転送回数カウンタ３０をクリアする。
以上説明した様に本発明によれば、転送開始アドレスを
記憶する第１の回路と、ブロック転送してくるマスタボ
ードが何ビットの転送ビット巾で転送してくるかを判別
する第２の回路と、ブロック転送回数を検出する第３の
回路と、前記第１、第２、第３の回路の出力に基づいて
転送ビット巾に対応した予め記憶されたメモリアト、レ
スを出力する第４の回路とを備えることとした。
記憶する第１の回路と、ブロック転送してくるマスタボ
ードが何ビットの転送ビット巾で転送してくるかを判別
する第２の回路と、ブロック転送回数を検出する第３の
回路と、前記第１、第２、第３の回路の出力に基づいて
転送ビット巾に対応した予め記憶されたメモリアト、レ
スを出力する第４の回路とを備えることとした。
したがって、従来装置のように複数種類のビット巾のブ
ロック転送を可能にする為に該ビット巾に対応したアド
レスカウンタ群を備える必要がなく、１組みのアドレス
発生回路により複数種類のビット巾のブロック転送に対
応したメモリアドレスを発生でき、従って回路構成も煩
雑にならず、製造コストの安価にできる等の優れた効果
を有する。
ロック転送を可能にする為に該ビット巾に対応したアド
レスカウンタ群を備える必要がなく、１組みのアドレス
発生回路により複数種類のビット巾のブロック転送に対
応したメモリアドレスを発生でき、従って回路構成も煩
雑にならず、製造コストの安価にできる等の優れた効果
を有する。
第１図は本発明一実施例の要部回路構成図。
第２図は従来装置の説明図。
２０ ＶＭＥバス
２１ ブロック転送マスタボード
２２ ブロック転送スレーブボード２５ アド
レスライン ２６ ラッチ回路 ２７ データバス制御信号 ２８ 転送サイズデコーダ ２９ ナンド回路 ３０ 転送回数カウンタ ３１ アドレス発生回路 ３２ メモリ ３５ 上位アドレスバス ３６ データパス
レスライン ２６ ラッチ回路 ２７ データバス制御信号 ２８ 転送サイズデコーダ ２９ ナンド回路 ３０ 転送回数カウンタ ３１ アドレス発生回路 ３２ メモリ ３５ 上位アドレスバス ３６ データパス
Claims (1)
- （１）複数種類の転送ビット巾でブロック転送を行うマ
スタ回路部と、 データを転送するバス路と、 前記バス路に接続されメモリを備えたブロック転送スレ
ーブ回路部と、 を備えブロック転送システムにおいて、 前記ブロック転送スレーブ回路部が少なくとも、転送開
始アドレスを記憶する第１の回路と、ブロック転送して
くるマスタ回路部が何ビットの転送ビット巾で転送して
くるかを判別する第２の回路と、 ブロック転送回数を検出する第３の回路と、前記第１、
第２、第３の回路の出力に基づいて予め記憶された前記
転送ビット巾に対応したメモリアドレスを出力する第４
の回路と、を備えたことを特徴とするブロック転送シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28586987A JPH01126755A (ja) | 1987-11-12 | 1987-11-12 | ブロック転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28586987A JPH01126755A (ja) | 1987-11-12 | 1987-11-12 | ブロック転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01126755A true JPH01126755A (ja) | 1989-05-18 |
Family
ID=17697089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28586987A Pending JPH01126755A (ja) | 1987-11-12 | 1987-11-12 | ブロック転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065437A1 (fr) * | 1999-04-27 | 2000-11-02 | Matsushita Electric Industrial Co., Ltd. | Dispositif et procede de telechargement de programmes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206970A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | マイクロプロセツサ |
| JPS59223831A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | アドレス拡張ｄｍａ制御装置 |
-
1987
- 1987-11-12 JP JP28586987A patent/JPH01126755A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206970A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | マイクロプロセツサ |
| JPS59223831A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | アドレス拡張ｄｍａ制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065437A1 (fr) * | 1999-04-27 | 2000-11-02 | Matsushita Electric Industrial Co., Ltd. | Dispositif et procede de telechargement de programmes |
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