JPH1153298A - メモリアドレスラッチ方式 - Google Patents
メモリアドレスラッチ方式Info
- Publication number
- JPH1153298A JPH1153298A JP20892197A JP20892197A JPH1153298A JP H1153298 A JPH1153298 A JP H1153298A JP 20892197 A JP20892197 A JP 20892197A JP 20892197 A JP20892197 A JP 20892197A JP H1153298 A JPH1153298 A JP H1153298A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- address latch
- latched
- memory controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 メモリコントローラの端子数を少なくし、既
存のメモリを使用して小型化を実現する。 【解決手段】 メモリコントローラ１と、メモリ２と、
ラッチされないアドレス５と、アドレスラッチ信号６に
よってアドレスをラッチするアドレスラッチ回路３と、
アドレスラッチ回路３によってラッチされたラッチされ
たアドレス４とを備える。メモリコントローラ１は、予
めラッチされたアドレス４を出力し、アドレスラッチ信
号６によってアドレスラッチ回路３にラッチされたアド
レス４をラッチし、アドレスラッチ回路３は、アドレス
を一時的に保持し、その後、メモリコントローラ１は、
ラッチされないアドレス５を出力する。メモリ２は、Ｓ
ＲＡＭ２ａまたはＲＯＭ２ｂを使用する。
存のメモリを使用して小型化を実現する。 【解決手段】 メモリコントローラ１と、メモリ２と、
ラッチされないアドレス５と、アドレスラッチ信号６に
よってアドレスをラッチするアドレスラッチ回路３と、
アドレスラッチ回路３によってラッチされたラッチされ
たアドレス４とを備える。メモリコントローラ１は、予
めラッチされたアドレス４を出力し、アドレスラッチ信
号６によってアドレスラッチ回路３にラッチされたアド
レス４をラッチし、アドレスラッチ回路３は、アドレス
を一時的に保持し、その後、メモリコントローラ１は、
ラッチされないアドレス５を出力する。メモリ２は、Ｓ
ＲＡＭ２ａまたはＲＯＭ２ｂを使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭまたはＲ
ＯＭの回路に関し、特に、コンピュータ装置の小型化に
関する。
ＯＭの回路に関し、特に、コンピュータ装置の小型化に
関する。
【０００２】
【従来の技術】従来のバス方式では、中央処理装置がよ
り広いメモリ空間をアクセスできるように、アドレスの
幅を広げたり、また、一度に処理可能なデータ量を増や
すために、データバスの幅を広げたりしていた。しか
し、これにより、アドレスおよびデータのバス信号線に
対するプリント基板上のパターン配線面積、およびこれ
らの信号とやりとりする入出力端子数が増え、中央処理
装置、およびメモリを構成するＩＣパッケージのサイズ
が増大するという欠点があった。
り広いメモリ空間をアクセスできるように、アドレスの
幅を広げたり、また、一度に処理可能なデータ量を増や
すために、データバスの幅を広げたりしていた。しか
し、これにより、アドレスおよびデータのバス信号線に
対するプリント基板上のパターン配線面積、およびこれ
らの信号とやりとりする入出力端子数が増え、中央処理
装置、およびメモリを構成するＩＣパッケージのサイズ
が増大するという欠点があった。
【０００３】また、上記欠点を解消する手段が、特開平
７−１６８７８３号公報により開示されている。この公
報によれば、アドレスと信号とのやりとりを共通バス上
で行うアドレス／データバスと、このアドレス／データ
バス上にアドレスとデータとの信号を時分割に出力する
中央処理装置と、アドレスとデータとの信号のやりとり
を行う共通端子を有し、上記アドレス／データバスに接
続されるメモリとを具備することによって小型化ができ
た。
７−１６８７８３号公報により開示されている。この公
報によれば、アドレスと信号とのやりとりを共通バス上
で行うアドレス／データバスと、このアドレス／データ
バス上にアドレスとデータとの信号を時分割に出力する
中央処理装置と、アドレスとデータとの信号のやりとり
を行う共通端子を有し、上記アドレス／データバスに接
続されるメモリとを具備することによって小型化ができ
た。
【０００４】
【発明が解決しようとする課題】しかし、上述の従来例
では、アドレスとデータとが時分割されている一時的な
メモリがない。従って、特別なメモリを開発する必要が
あるという問題があった。
では、アドレスとデータとが時分割されている一時的な
メモリがない。従って、特別なメモリを開発する必要が
あるという問題があった。
【０００５】そこで、本発明の目的は、上記問題を解決
すべく、メモリコントローラの端子数を少なくし、既存
の技術を使用して小型化を実現することにある。
すべく、メモリコントローラの端子数を少なくし、既存
の技術を使用して小型化を実現することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリアドレスラッチ方式は、アドレスお
よびデータ信号のやりとりを共通バス上で行うアドレス
／データバスに接続される共通端子を有するメモリと、
アドレスおよびデータ信号を出力するメモリコントロー
ラと、メモリとメモリコントローラとに接続され、アド
レスをアドレスラッチ信号によってラッチするアドレス
ラッチ回路とを備え、アドレスラッチ回路が、アドレス
ラッチ信号によってラッチしたアドレスを、一時的に保
持する手段を有することを特徴とする。
に、本発明のメモリアドレスラッチ方式は、アドレスお
よびデータ信号のやりとりを共通バス上で行うアドレス
／データバスに接続される共通端子を有するメモリと、
アドレスおよびデータ信号を出力するメモリコントロー
ラと、メモリとメモリコントローラとに接続され、アド
レスをアドレスラッチ信号によってラッチするアドレス
ラッチ回路とを備え、アドレスラッチ回路が、アドレス
ラッチ信号によってラッチしたアドレスを、一時的に保
持する手段を有することを特徴とする。
【０００７】また、メモリが、ＳＲＡＭであるのが好ま
しい。
しい。
【０００８】さらに、メモリが、ＲＯＭであるのが好ま
しい。
しい。
【０００９】またさらに、メモリが、アドレスラッチ信
号をメモリ自身のチップセレクト信号として使用するの
が好ましい。
号をメモリ自身のチップセレクト信号として使用するの
が好ましい。
【００１０】また、メモリコントローラが、アドレスラ
ッチ回路がアドレスをラッチした後に、ラッチされない
アドレスを出力するのが好ましい。
ッチ回路がアドレスをラッチした後に、ラッチされない
アドレスを出力するのが好ましい。
【００１１】さらに、メモリが、メモリコントローラが
ラッチされないアドレスを出力することによって、メモ
リデータを入出力する準備を行うのが好ましい。
ラッチされないアドレスを出力することによって、メモ
リデータを入出力する準備を行うのが好ましい。
【００１２】本発明のメモリアドレスラッチ方式は、特
に、ＳＲＡＭ，ＲＯＭのアドレスに対してアドレスラッ
チ回路を設けて、メモリのコントローラの端子数を削減
することを特徴としている。
に、ＳＲＡＭ，ＲＯＭのアドレスに対してアドレスラッ
チ回路を設けて、メモリのコントローラの端子数を削減
することを特徴としている。
【００１３】また、メモリのアドレスのラッチ回路を有
しているため、メモリコントローラが出力するアドレス
の本数を削減することができる。
しているため、メモリコントローラが出力するアドレス
の本数を削減することができる。
【００１４】
【発明に実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１５】図１は、本発明のメモリアドレスラッチ方
式の実施の形態の構成を示すブロック図である。この方
式は、メモリコントローラ１と、メモリ２と、ラッチさ
れないアドレス５と、アドレスラッチ信号６によってア
ドレスをラッチするアドレスラッチ回路３と、アドレス
ラッチ回路３によってラッチされたラッチされたアドレ
ス４とを備える。メモリコントローラ１は、予めラッチ
されたアドレス４を出力し、アドレスラッチ信号６によ
ってアドレスラッチ回路３にラッチされたアドレス４を
ラッチする。アドレスラッチ回路は３は、アドレスを一
時的に保持する。その後、メモリコントローラ１は、ラ
ッチされないアドレス５を出力する。メモリ２は、アド
レスラッチ信号６をメモリ２自身のチップセレクト信号
７として使用し、メモリコントローラ１が、ラッチされ
ないアドレス５を出力することによって、メモリ２が、
メモリデータ８を入出力する準備を行う。
式の実施の形態の構成を示すブロック図である。この方
式は、メモリコントローラ１と、メモリ２と、ラッチさ
れないアドレス５と、アドレスラッチ信号６によってア
ドレスをラッチするアドレスラッチ回路３と、アドレス
ラッチ回路３によってラッチされたラッチされたアドレ
ス４とを備える。メモリコントローラ１は、予めラッチ
されたアドレス４を出力し、アドレスラッチ信号６によ
ってアドレスラッチ回路３にラッチされたアドレス４を
ラッチする。アドレスラッチ回路は３は、アドレスを一
時的に保持する。その後、メモリコントローラ１は、ラ
ッチされないアドレス５を出力する。メモリ２は、アド
レスラッチ信号６をメモリ２自身のチップセレクト信号
７として使用し、メモリコントローラ１が、ラッチされ
ないアドレス５を出力することによって、メモリ２が、
メモリデータ８を入出力する準備を行う。
【００１６】図２は、本発明のメモリアドレスラッチ方
式の第１の実施例の構成を示すブロック図である。この
第１の実施例は、メモリ２としてＳＲＡＭ２ａを使用し
ている。すなわち、メモリコントローラ１と、ＳＲＡＭ
２ａと、ラッチされないアドレス５と、アドレスラッチ
信号６によってアドレスをラッチするアドレスラッチ回
路３と、アドレスラッチ回路３によってラッチされたラ
ッチされたアドレス４とを備える。メモリコントローラ
１は、予めラッチされたアドレス４を出力して、アドレ
スラッチ信号６によってアドレスラッチ回路３にラッチ
されたアドレス４をラッチする。アドレスラッチ回路３
は、アドレスを一時的に保持する。その後、メモリコン
トローラ１は、ラッチされないアドレス５を出力する。
ＳＲＡＭ２は、アドレスラッチ信号６をＳＲＡＭ２ａ自
身のチップセレクト信号７として使用し、メモリコント
ローラ１が、ラッチされないアドレス５を出力すること
によって、ＳＲＡＭ２ａが、メモリデータ８を入出力す
る準備を行う。
式の第１の実施例の構成を示すブロック図である。この
第１の実施例は、メモリ２としてＳＲＡＭ２ａを使用し
ている。すなわち、メモリコントローラ１と、ＳＲＡＭ
２ａと、ラッチされないアドレス５と、アドレスラッチ
信号６によってアドレスをラッチするアドレスラッチ回
路３と、アドレスラッチ回路３によってラッチされたラ
ッチされたアドレス４とを備える。メモリコントローラ
１は、予めラッチされたアドレス４を出力して、アドレ
スラッチ信号６によってアドレスラッチ回路３にラッチ
されたアドレス４をラッチする。アドレスラッチ回路３
は、アドレスを一時的に保持する。その後、メモリコン
トローラ１は、ラッチされないアドレス５を出力する。
ＳＲＡＭ２は、アドレスラッチ信号６をＳＲＡＭ２ａ自
身のチップセレクト信号７として使用し、メモリコント
ローラ１が、ラッチされないアドレス５を出力すること
によって、ＳＲＡＭ２ａが、メモリデータ８を入出力す
る準備を行う。
【００１７】図３は、本発明のメモリアドレスラッチ方
式の第２の実施例の構成を示すブロック図である。この
第２の実施例は、メモリ２としてＲＯＭ２ｂを使用して
いる。すなわち、メモリコントローラ１と、ＲＯＭ２ｂ
と、ラッチされないアドレス５と、アドレスラッチ信号
６によってアドレスをラッチするアドレスラッチ回路３
と、アドレスラッチ回路３によってラッチされたラッチ
されたアドレス４とを備える。メモリコントローラ１
は、ラッチされないアドレス５を出力し、アドレスラッ
チ信号６によってアドレスラッチ３にラッチされたアド
レス４をラッチする。アドレスラッチ回路３は、アドレ
スを一時的に保持する。その後、メモリコントローラ１
は、ラッチされないアドレス５を出力する。ＲＯＭ２ｂ
は、アドレスラッチ信号６をＲＯＭ２ｂ自身のチップセ
レクト信号７として使用して、メモリコントローラ１が
ラッチされないアドレス５を出力することによって、Ｒ
ＯＭ２ｂは、メモリデータ８を入出力する準備を行う。
式の第２の実施例の構成を示すブロック図である。この
第２の実施例は、メモリ２としてＲＯＭ２ｂを使用して
いる。すなわち、メモリコントローラ１と、ＲＯＭ２ｂ
と、ラッチされないアドレス５と、アドレスラッチ信号
６によってアドレスをラッチするアドレスラッチ回路３
と、アドレスラッチ回路３によってラッチされたラッチ
されたアドレス４とを備える。メモリコントローラ１
は、ラッチされないアドレス５を出力し、アドレスラッ
チ信号６によってアドレスラッチ３にラッチされたアド
レス４をラッチする。アドレスラッチ回路３は、アドレ
スを一時的に保持する。その後、メモリコントローラ１
は、ラッチされないアドレス５を出力する。ＲＯＭ２ｂ
は、アドレスラッチ信号６をＲＯＭ２ｂ自身のチップセ
レクト信号７として使用して、メモリコントローラ１が
ラッチされないアドレス５を出力することによって、Ｒ
ＯＭ２ｂは、メモリデータ８を入出力する準備を行う。
【００１８】図４は、本発明のメモリアドレスラッチ方
式の動作を示す実際のタイミングチャートである。メモ
リコントローラ１は、ラッチされないアドレス５を出力
し、そのアドレスをアドレスＡ，Ｂとする。次に、アド
レスラッチ信号６を送出し、ラッチされたアドレス４と
して、アドレスＡを一時的に保持する。
式の動作を示す実際のタイミングチャートである。メモ
リコントローラ１は、ラッチされないアドレス５を出力
し、そのアドレスをアドレスＡ，Ｂとする。次に、アド
レスラッチ信号６を送出し、ラッチされたアドレス４と
して、アドレスＡを一時的に保持する。
【００１９】以上の構成により、ＳＲＡＭ２ａ，ＲＯＭ
２ｂのアドレスに対してアドレスラッチ回路３を設け、
メモリのコントローラの端子数を削減することができ
る。また、メモリアドレスラッチ回路３を有しているた
め、メモリコントローラ１が出力するアドレスの本数を
削減することができる。
２ｂのアドレスに対してアドレスラッチ回路３を設け、
メモリのコントローラの端子数を削減することができ
る。また、メモリアドレスラッチ回路３を有しているた
め、メモリコントローラ１が出力するアドレスの本数を
削減することができる。
【００２０】
【発明の効果】上述したように、本発明のメモリアドレ
スラッチ回路は、特殊なメモリを使用しない。従って、
既存のＳＲＡＭおよびＲＯＭを使用してメモリコントロ
ーラの小型化を可能にすることができるという効果を奏
する。
スラッチ回路は、特殊なメモリを使用しない。従って、
既存のＳＲＡＭおよびＲＯＭを使用してメモリコントロ
ーラの小型化を可能にすることができるという効果を奏
する。
【００２１】また、外部にメモリアドレスのラッチ回路
を付加している。従って、メモリコントローラの小型化
を可能にすることができるという効果を奏する。
を付加している。従って、メモリコントローラの小型化
を可能にすることができるという効果を奏する。
【図１】本発明のメモリアドレスラッチ方式の実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】本発明のメモリアドレス方式の動作を示すタイ
ミングチャートである。
ミングチャートである。
１ メモリコントローラ ２ メモリ ２ａ ＳＲＡＭ ２ｂ ＲＯＭ ３ アドレスラッチ回路 ４ ラッチされたアドレス ５ ラッチされないアドレス ６ アドレスラッチ信号 ７ チップセレクト信号 ８ メモリデータ
Claims (6)
- 【請求項１】アドレスおよびデータ信号のやりとりを共
通バス上で行うアドレス／データバスに接続される共通
端子を有するメモリと、 前記アドレスおよびデータ信号を出力するメモリコント
ローラと、 前記メモリと前記メモリコントローラとに接続され、前
記アドレスをアドレスラッチ信号によってラッチするア
ドレスラッチ回路とを備え、 前記アドレスラッチ回路が、前記アドレスラッチ信号に
よってラッチしたアドレスを、一時的に保持する手段を
有することを特徴とするメモリアドレスラッチ方式。 - 【請求項２】前記メモリが、ＳＲＡＭであることを特徴
とする、請求項１に記載のメモリアドレスラッチ方式。 - 【請求項３】前記メモリが、ＲＯＭであることを特徴と
する、請求項１に記載のメモリアドレスラッチ方式。 - 【請求項４】前記メモリが、前記アドレスラッチ信号を
メモリ自身のチップセレクト信号として使用することを
特徴とする、請求項１〜３のいずれかに記載のメモリア
ドレスラッチ方式。 - 【請求項５】前記メモリコントローラが、前記アドレス
ラッチ回路が前記アドレスをラッチした後に、ラッチさ
れないアドレスを出力することを特徴とする、請求項１
〜４のいずれかに記載のメモリアドレスラッチ方式。 - 【請求項６】前記メモリが、前記メモリコントローラが
前記ラッチされないアドレスを出力することによって、
メモリデータを入出力する準備を行うことを特徴とす
る、請求項５に記載のメモリアドレスラッチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20892197A JPH1153298A (ja) | 1997-08-04 | 1997-08-04 | メモリアドレスラッチ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20892197A JPH1153298A (ja) | 1997-08-04 | 1997-08-04 | メモリアドレスラッチ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153298A true JPH1153298A (ja) | 1999-02-26 |
Family
ID=16564340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20892197A Pending JPH1153298A (ja) | 1997-08-04 | 1997-08-04 | メモリアドレスラッチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153298A (ja) |
-
1997
- 1997-08-04 JP JP20892197A patent/JPH1153298A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4761487B2 (ja) | バスアーキテクチャ及びそれを用いた情報処理装置 | |
| JPH1153298A (ja) | メモリアドレスラッチ方式 | |
| JPS63108741A (ja) | 半導体集積回路装置 | |
| US5333259A (en) | Graphic information processing system having a RISC CPU for displaying information in a window | |
| JPH07253872A (ja) | プロセッサの入出力回路 | |
| JP3074978B2 (ja) | エミュレーション装置 | |
| JP2568744Y2 (ja) | ワンチップマイクロコンピュータの双方向入出力ポート用切換回路 | |
| JPS6215642A (ja) | ２アクセス方式メモリ装置 | |
| US6901472B2 (en) | Data-processing unit with a circuit arrangement for connecting a first communications bus with a second communications bus | |
| JP3085709U (ja) | 特定用途向け集積回路 | |
| JP2579003B2 (ja) | メモリ間データ転送装置 | |
| JPH02236647A (ja) | 変換装置 | |
| JPH04303274A (ja) | ワンチップマイクロコンピュータ | |
| JPH0648243U (ja) | シリアル−パラレル変換回路 | |
| JPH022596A (ja) | 文字図形発生装置 | |
| JPH04222002A (ja) | 表示器 | |
| JPH1031647A (ja) | データバス幅変換制御回路を有するｃｐｕボード | |
| JPS59122041A (ja) | ポーリング方式 | |
| JPS6379441A (ja) | シリアルデ−タの送受信装置 | |
| JPH01205346A (ja) | 半導体集積回路 | |
| JPH04333954A (ja) | 情報処理装置 | |
| JPH10207819A (ja) | 情報処理装置 | |
| JPS62296637A (ja) | シリアルデ−タの受信装置 | |
| JPH03144842A (ja) | データ転送制御装置 | |
| JPS63108393A (ja) | 文字発生装置 |