JPS63108741A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS63108741A
JPS63108741A JP61254981A JP25498186A JPS63108741A JP S63108741 A JPS63108741 A JP S63108741A JP 61254981 A JP61254981 A JP 61254981A JP 25498186 A JP25498186 A JP 25498186A JP S63108741 A JPS63108741 A JP S63108741A
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JP
Japan
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peripheral
output
unit
bus
buffer
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JP61254981A
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Manabu Kimoto
木本　學
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NEC Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G06F11/2733—Test interface between tester and unit under test

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  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体集積回路装置に係わり、特に予め設計さ
れた複数の機能ブロックを有し、これらの機能ブロック
を適宜組み合わせて所望の機能を実現する半導体集積回
路装置に関する。
［従来の技術］ 近年、半導体集積回路装置、特にマイクロコンピュータ
や半導体メモリ装置に代表される大規模集積回路（以下
、ＬＳＩという）の応用分野が広がり多方面で利用され
ている。しかしながら、応用分野の広がりにつれ、半導
体集積回路で効率のよいシステムを構成しようとすると
、上記半導体メモリ装置に代表される汎用ＬＳＩだけで
は不十分となり、応用分野に最適な機能を有するＬＳＩ
が必要になってきた。こうした事態に対処するためにゲ
ートアレイやスタンダードセルアレイ等のいわゆるセミ
カスタムＬＳＩが普及してきた。
これらのセミカスタムＬＳＩはその応用分野や使用製品
において限定されるが、大量使用時に採用されるフルカ
スタムＬＳＩと汎用ＬＳＩとの中間に位置している。し
かしながら、上記セミカスタムＬＳＩにもフルカスタム
ＬＳＩに近い効率が求められるようになってきた。その
１つにマクロセルと称されている手法がある。このマク
ロセルは従来のセミカスタムＬＳＩのように論理ゲート
を組み合わせてＬＳＩを構成するのではなく、各汎用Ｌ
ＳＩの有する機能、あるいはその他の特定の機能を基本
ブロックと同等に扱い、これらを組み合わせてＬＳＩを
構成したものである。このマクロセルの手法によると、
集積回路化に最適な論理回路を用いて予め特定の機能を
有する機能ブロックを構成しておくことができ、さらに
半導体基板上の各機能ブロックのマスクレイアウトも必
要に応じて時間をかけて構成することができ、集積度の
向上を図ることができる。
かかるセミカスタムＬＳＩにとって重要な課題の１つは
、ＬＳＩの機能および性能のテスト手法てある。半導体
製品の製造プロセスは進歩し続けているものの、依然と
して歩留まりの向上は大きな課題として存在しており、
このことはウェハ上に同時的に形成された多数のＬＳＩ
には欠陥品が含まれており、製造後にこれらの欠陥品を
除去しなければならないことを示している。上述したセ
ミカスタムＬＳＩに付いていえば、ユーザーによりＬＳ
Ｉの仕様が決定され、この仕様を実現するための設計が
ある程度進行しないとテストの設計に着手できない。し
たがって、最終的なＬＳＩの設計の完了に時間を要し、
かかる遅延を避けるためには簡単な機能テストを実行す
るだけのテスト用入出力信号系列（以下、テストパター
ンという）を準備するのみてすませる場合が多い。
第７図はテストを容易に行うべく工夫された従来のセミ
カスタムＬＳＩのチップを示す平面図である。このＬＳ
Ｉチップ７０はマクロセルＡ、Ｂ。
Ｃと称されている機能ブロック７１．７２．７３を半導
体基板上に形成し、各機能ブロックに設けられた探針用
電極（あるいはボンディング用電極）７４間を要求仕様
に合わせて金属配線を施して構成されている。かかるＬ
ＳＩでは各々の機能ブロック７１．７２．７３に対して
予め準備されたテストパターンをそれらの探針用電極７
４に探針を介して印可し、テストを実行することができ
る。
第８図は他の従来例のセミカスタムＬＳＩのシステム構
成図を示すブロック図である。この例では機能ブロック
８１は演算制御等のプログラムを実行する中央処理装置
（以下、ＣＰＵという）であり、他の機能ブロック８２
．８３．８４はＣＰＵ８１の指令に基づき動作する周辺
装置である。
第８図の従来例の場合には、周辺装置の形成された機能
ブロック８２．８３．８４に対するテストパターンは外
部から供給されるテストプログラム８５に基づきＣＰＵ
８１から供給される。
［発明が解決しようとする問題点］ 上記２つの従来例には、各々以下に記す問題点がある。
まず、第７図の従来例の場合には、ウェハ段階における
テストでのみ可能であり、パッケイジジグ後ではテスト
できないことである。すなわち、第７図の従来例の場合
には、探針用電極７４が露出している間のみテスト可能
であり、バッケイジング後では探針用電極７４の一部の
みＬＳＩの端子に接続されるので、バッケーイジング後
ではテストパターンを所望の探針用電極に印可できない
からである。その結果、ウェハ段階でテストを行って良
好な成績を得ても、パッケイジングまでの工程中に機能
的または性能的に悪影響を受けることがあり、試験結果
が良好であったにもかかわらず、製品が不良品となるこ
とがあるという問題点があった。さらに、第７図の従来
例では各機能ブロック７１．７２．７３ごとにテスト用
の探針用電極７４を設けなければならないが、これらの
探針用電極７４は機械的強度を要求されており、その結
果、探針用電極７４の占める面積か広くなり、ＬＳＩの
集積上を低下させるという問題点もあった。
一方、第８図の従来例では同一の周辺装置を他の種類の
ＣＰＵと組み合わせて構成することもあリ、その結果、
ＣＰＵの種類の数に周辺装置の種類の数を乗じただけの
テスト用プログラムを用意しておかなければならず、プ
ログラムの開発に多大の労力を要するという問題点があ
った。
本発明は上記問題点の解決を目的としている。
［問題点を解決するための手段、作用および効果コ本発
明に係わる半導体集積回路装置は予め設計された周辺装
置として機能する複数の機能ブロックと、予め設計され
上記周辺装置を制御可能な中央処理装置として機能する
機能ブロックとを半導体基板上に形成した半導体集積回
路装置において、上記周辺装置として機能する機能ブロ
ックの１つがテスト状態時に外部からの指令に基づき他
の周辺装置の機能をテストするテスト手段を含むことを
特徴としている。
かかる構成の半導体集積回路装置はテスト手段を含む機
能ブロックに指示を与えるとテスト手段が他の機能ブロ
ックの機能をテストするので、製品の完成後でもテスト
を行うことができ、また、機能ブロック毎に探針用電極
を形成する必要もないので、集積度を向上させることが
できる。しかも、中央処理装置がプログラムに基づき周
辺装置の機能をテストするのではないので、中央処理装
置の種類が変わってもテスト手段には影響がなく、従来
のように多種類のプログラムを準備しておく必要がなく
なる。
［実施例コ 以下、本発明の実施例を図面に基づき説明する。
第１図は本発明の第１実施例のシステム構成を示すブロ
ック図である。第１図において、１０はＬＳＩを、２０
はＣＰＵを、３０はＣＰＵ１０と外部メモリとをインタ
フェースするバスインタフェースユニットを、４１．４
２．４３ぽそれぞれＣＰＵｌ０によって動作の制御がな
されＣＰＵｌ０の周辺機能を果たす周辺装置をそれぞれ
示している。これらの周辺装置４１．４２．４３は予め
準備されている周辺装置の機能ブロックの中からユーザ
ーの要求仕様に基づき選択されたものである。ＬＳＩｌ
０は上記機能ブロック群を入出力バスく以下、Ｉ１０バ
スという）５０とコントロールバス６０とで相互的に接
続して構成されている。
第２図は第１図の周辺装置４１の詳細ブロック図である
。本実施例では周辺装置４１はテスト手段を含む並列入
出力ボートとして機能しているが、簡単のために第２図
では１ビット分の構成を示している。第２図において、
Ｉ１０バス５０、コントロールバス６０は第１図と同じ
である。４１１は並列入出力ボート４１が入力状態か出
力状態かを指定するモードレジスタ、４１２は出力すべ
きデータを一時保持する出力ラッチ、４１３は出力バッ
ファ、４１４は入力バッファであり、並列入出力ボート
４１は通常、モードレジスタ４１１の指示に基づき出力
ラッチ４１２内のデータを出力バッファ４１３を介して
端子４１６に出力するか、端子４１６のデータをタイミ
ングＰＲＤで大力バッファ４１４を介してＩ１０バス５
０へ送出する。
４１５はコントロール信号発生回路であり、このコント
ロール信号発生回路４１５は周辺リード信号６３と周辺
ライト信号６４とに基づき周辺装置コントロール信号群
ＰＡＬＥ、ＰＲＤ、ＰＷＲをコントロールバス６０に送
出する。
第３図は第１図における周辺装置４２を具体的に示した
ブロック図である。本実施例では周辺装置４２はシリア
ル送受信ユニットであり、送信バッファ４２１、受信バ
ッファ４２２、制御レジスタ４２３、送信シリアルレジ
スタ４２４、受信シリアルレジスタ４２５、ボーレート
ジェネレータ４２８、その他のコントロール回路からな
る一般的なシリアル送受信ユニットである。
次に、本実施例の動作を第４区と第５図とを参照して説
明する。第４図はシリアル送受信ユニット４２の動作の
テストを行うために並列１人出力ボート４１を用いてシ
リアル送受信ユニット４２の送信バッファ４２１にデー
タを書く動作を示したタイミングチャートである。一方
、第５図は受信バッファ４２２から受信されたデータを
読み出す動作を示したタイミングチャート図である。
ＬＳＩｌ０の通常動作ではＣＰＵ２０によって周辺装置
コントロール信号群をコントロールバス６０に送出し、
Ｉ１０バス５０を介して各周辺装置の動作を制御するの
であるが、テスト状態にあってはテスト信号６１によっ
てその動作は停止されている。
テスト状態において、まず周辺装置４２の送信バッファ
４２１へデータを書き込む動作を説明する。ＬＳＩの外
部から周辺ライト信号６４が印可されるとコントロール
信号発生回路４１５にてＣＰＵ２０が行うのと同様な周
辺装置コントロール信号が発生する。すなわち、まずＩ
１０バス５０へこれからアクセスしようとする周辺装置
内のレジスタのアドレス情報を送出するコントロール信
号ＰＡＬＥが１クロック間発生される。このとき、並列
人出力バッフ７４１の端子４１６に送信バッファ４２１
のアドレス情報を与えておくことにより大力バッフ・ア
４１４によりこのアドレス情報がＩ１０バス５０に送出
される。これによりアドレスラッチクロックのタイミン
グで送信バッファ４２１が選択される。次に、Ｉ１０バ
ス５０に書き込みデータを送出するコントロール信号Ｐ
ＷＲが発生され、並列入出力ボート４１の端子４１６に
与えられたデータが入力バッファ４１４に依ってＩ１０
バス５０に送出され、データライトロックのタイミング
で送信バッファ４２１にデータが書き込まれる。
次に、受信バッファ４２２内のデータを読み出す動作を
説明する。周辺リード信号６３の印可によりコントロー
ル信号発生回路４１５にてＰＡＬＥ信号が発生し、並列
入出力ボート４１の端子４１６に与えられたアドレス情
報で受信バッファ４２２が選択されるのは上記データの
書き込みの場合と同様である。
引続きコントロール信号ＰＲＤが発生する。これにより
選択された受信バッファ４２２内のデータがＩ１０バス
５０に送出されるのであるが、このとき受信シリアルレ
ジスタ４２５から受信バッファ４２２へデータの転送が
行われたので、リード動作を一時遅延させる信号ＰＲＤ
Ｙ６２が発生する。これによりコントロール信号ＰＲＤ
は１クロック間引き伸ばされる。この制御によりＰＲＤ
信号の後半では受信バッファ４２２の正常なデータがＩ
１０バス５０上に送出される。
一方、並列入出力ボート４１はテスト信号６１に依って
Ｉ１０バス５０のデータが出力バッファ４１３に与えら
れており、ＰＲＤ信号で出力バッファ４１３が動作し、
受信バッファ４２２内のデータが並列入出力ボート４１
の端子４１６に出力される。
以上、説明してきたように、本実施例では１つの機能ブ
ロックである並列入出力ボート４１によって他の機能ブ
ロックであるシリアル送受信ユニット４２の動作制御を
行いその機能テストを行うことができる。また、全く同
様の手順でさらに他の機能ブロックである周辺装置４３
の動作制御もテストすることができる。
第６図は本発明の第２実施例を示すシステム構成図であ
る。第６図において第１図の構成に対応する構成には同
一符号を使用して詳細な説明は省略する。本実施例では
周辺装置の動作を制御するコントロール信号発生回路を
並列入出力ボート４１ではなく、バスインターフェース
ユニット３０に設けである。本実施例の動作は第１実施
例と基本的には同一であるが、周辺装置の動作指示のた
めのデータを与える、あるいは読み出すための端子がＣ
ＰＵ２０と外部メモリとのデータ送受を行うための端子
で共用できる利点がある。
以上説明してきたように、上記実施例では予め設計され
た複数の機能ブロックの１つにテスト手段を有している
ので、これらの機能ブロックを組み合わせて構成したセ
ミカスタムＬＳＩにおいてＣＰＵが如何なる機能のもの
であっても影響を受けず各機能ブロックの機能をテスト
できるテストパターンを形成することができるという利
点がある。さらに、上記実施例に依れば多数の機能ブロ
ックの中のごく一部の機能ブロックにテスト手段を付加
すればよいので、他の機能ブロックにはテストのための
追加機能を何等要しないという利点もある。
【図面の簡単な説明】
第１図は本発明の第１実施例のシステム構成を示すブロ
ック図、 第２図は第１図の周辺装置４１の詳細ブロック図・ 第３図は第１図における周辺装置４２を具体的に示した
ブロック図、 第４図はシリアル送受信ユニット４２の動作をテストす
るために送信バッファにデータを書き込む動作よ示すタ
イミングチャート図、 第５図はシリアル送受信ユニット４２の動作をテストす
るために受信バッファから受信されたデータを読み出す
動作を示したタイミングチャート図・ 第６図は本発明の第２実施例のシステム構成を示すブロ
ック図、 第７図は従来例の概略構成を示す平面図、第８図は他の
従来例のシステム構成を示すブロック図である。 ２０・・・・・・・・・中央処理装置（ＣＰＵ）、４１
．４２．４３・・・周辺装置、 ４１１・・・・・・・・モードレジスタ、４１２・・・
・・・争・出力ラッチ ４１３・・・・・・・・出力バッファ、４１４・・・・
・・・・入力バッファ、４１５・・・・・・・・コント
ロール信号発生回路。 特許出願人　　　　　　日本電気株式会社代理人　　弁
理士　　　桑　井　清　−第３図 第６図

Claims (2)

    【特許請求の範囲】
  1. （１）予め設計された周辺装置として機能する複数の機
    能ブロックと、予め設計され上記周辺装置を制御可能な
    中央処理装置として機能する機能ブロックとを半導体基
    板上に形成した半導体集積回路装置において、上記周辺
    装置として機能する機能ブロックの１つがテスト状態時
    に外部からの指令に基づき他の周辺装置の機能をテスト
    するテスト手段を含むことを特徴とする半導体集積回路
    装置。
  2. （２）上記テスト手段は外部からの指示に基づき制御信
    号を発生するコントロール信号発生回路と、上記制御信
    号に応答して外部から供給される情報に基づく他の周辺
    装置のテストを行う制御回路とを有する特許請求の範囲
    第１項記載の半導体集積回路装置。
JP61254981A 1986-10-27 1986-10-27 半導体集積回路装置 Pending JPS63108741A (ja)

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EP0265913A3 (en) 1990-04-25
US4905240A (en) 1990-02-27
EP0265913A2 (en) 1988-05-04

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